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AMOLED 컬럼 구동회로 응용을 위한 시분할 기법 기반의 면적 효율적인 10b DAC
김원강(Won-Kang Kim),안태지(Tai-Ji An),이승훈(Seung-Hoon Lee) 대한전자공학회 2016 전자공학회논문지 Vol.53 No.5
본 논문에서는 시분할 기법을 적용하여 AMOLED 컬럼 구동회로용 DAC의 유효 채널 면적을 최소화한 2단 저항 열기반의 10비트 DAC를 제안한다. 제안하는 DAC는 시분할 기법 기반의 DEMUX, 6비트 및 4비트의 2단 저항 열 구조를 기반으로 하는 롬 구조의 디코더를 2단계로 사용하여 기존의 디스플레이용 DAC보다 빠른 변환속도를 가지는 동시에 하나의 패널 컬럼 구동을 위한 DAC의 유효 면적을 최소화하였다. 두 번째 단 4비트 저항 열에서는 DAC 채널의 면적과 부하 영향을 줄이는 동시에 버퍼 증폭기로 인한 채널 간 오프셋 부정합을 제거하기 위해 기존의 단위-이득 버퍼 대신 간단한 구조의 전류원으로 대체하였다. 제안하는 1:24 DEMUX는 하나의 클록과 5비트 2진 카운터만을 사용하여, 하나의 DAC 채널이 24개의 컬럼을 순차적으로 구동할 수 있도록 하였다. 각 디스플레이 컬럼을 구동하는 출력 버퍼 입력 단에는 0.9pF의 샘플링 커패시터와 작은 크기의 source follower를 추가하여 top-plate 샘플링 구조를 사용하면서 채널 전하 주입에 의한 영향을 최소화하는 동시에 출력 버퍼의 신호정착 정확도를 향상시켰다. 제안하는 DAC는 0.18μm CMOS 공정으로 제작하였으며, DAC 출력의 정착 시간은 입력을 ‘00016’에서 ‘3FF16’으로 인가했을 때 62.5ns의 수준을 보인다. 제안하는 DAC 단위 채널의 면적 및 유효 채널 면적은 각각 0.058mm2 및 0.002mm2이며, 3.3V의 아날로그 및 1.8V의 디지털 전원 전압에서 6.08mW의 전력을 소모한다. This work proposes a time-shared 10b DAC based on a two-step resistor string to minimize the effective area of a DAC channel for driving each AMOLED display column. The proposed DAC shows a lower effective DAC area per unit column driver and a faster conversion speed than the conventional DACs by employing a time-shared DEMUX and a ROM-based two-step decoder of 6b and 4b in the first and second resistor string. In the second-stage 4b floating resistor string, a simple current source rather than a unity-gain buffer decreases the loading effect and chip area of a DAC channel and eliminates offset mismatch between channels caused by buffer amplifiers. The proposed 1-to-24 DEMUX enables a single DAC channel to drive 24 columns sequentially with a single-phase clock and a 5b binary counter. A 0.9pF sampling capacitor and a small-sized source follower in the input stage of each column-driving buffer amplifier decrease the effect due to channel charge injection and improve the output settling accuracy of the buffer amplifier while using the top-plate sampling scheme in the proposed DAC. The proposed DAC in a 0.18μm CMOS shows a signal settling time of 62.5ns during code transitions from ‘00016’ to ‘3FF16’. The prototype DAC occupies a unit channel area of 0.058mm2 and an effective unit channel area of 0.002mm2 while consuming 6.08mW with analog and digital power supplies of 3.3V and 1.8V, respectively.
HEPA Filter를 이용한 미세입자 거동에 관한 연구
김원강(Won-gang Kim) 대한환경위생공학회 2009 대한환경위생공학회지 Vol.24 No.3
In this paper, I examined the level of fine dust in medical institutions, educational institutions and multi-purposed facilities to grasp the exact state of the present, and decided the level of air-borne particulate(KSM ISO Standard and ISO Standard 14644-1). We compared new proposed cleaner equipped with HEPA Filter with general cleaner and analyzed the rate of removal according to height, air volume and the equipment with the compulsive air intake. Through this comparison, I reached the conclusion as follows: 1. According to the examination, the fine dust of medical institutions, educational institutions and multi-purposed facilities in Kwang Ju is class 9. 2. The filter used in general cleaner on the market is that of HEPA-type, and its removal efficiency for fine particles(0.3~0.5㎛) is very low. 3. In the removal efficiency of new proposed cleaner equipped with HEPA Filter, the higher it is, the better, especially more than 180㎝ in height. 4. In case it is operated for 5 minutes under the condition of the space of 9.4㎥ and the maximum air volume equipped with two induction pipes, we can keep the air cleanness level of 5 ~ 6. 5. To maintain the air cleanness for a long time, if we first operate for 5 minutes at maximum air volume and then operate at medium maximum air volume, we can keep the air cleanness with low energy.
ICR계 마우스에 대한 당귀보혈탕(當歸補血湯)의 급성 경구 독성시험
강순아,장문석,오명숙,박완수,강지웅,김원남,양웅모,이병희,배오성,박성규,Kang, Soon-Ah,Chang, Mun-Seog,Oh, Myung-Sook,Park, Wan-Su,Kang, Ji-Wung,Kim, Won-Nam,Yang, Woong-Mo,Lee, Byong-Hee,Bae, Oh-Sung,Park, Seong-Kyu 대한동의생리학회 2006 동의생리병리학회지 Vol.20 No.6
The Dangguibohyel-tang (DBT) was used to treat anemia in traditional Korean medicine. Acute oral toxicity of DBT was studied in ICR mice. ICR mice were administered orally with dosages of 100 mg/kg (low dosage group), 200 mg/kg (middle dosage group), and 400 mg/kg (high dosage group) of DBT. We daily examined number of deaths, clinical signs, body weights and gross findings for 14 days. DBT did not show any toxic effect in ICR mice and oral LD50 value was over 400 mg/kg in ICR mice.
소자 부정합에 덜 민감한 12비트 60MS/s 0.18um CMOS Flash-SAR ADC
변재혁(Jae-Hyeok Byun),김원강(Won-Kang Kim),박준상(Jun-Sang Park),이승훈(Seung-Hoon Lee) 대한전자공학회 2016 전자공학회논문지 Vol.53 No.7
본 논문에서는 무선 통신 시스템 및 휴대용 비디오 처리 시스템과 같은 다양한 시스템 반도체 응용을 위한 12비트 60MS/s 0.18um CMOS Flash-SAR ADC를 제안한다. 제안하는 Flash-SAR ADC는 고속으로 동작하는 flash ADC의 장점을 이용하여 우선 상위 4비트를 결정한 후, 적은 전력 소모를 갖는 SAR ADC의 장점을 이용하여 하위 9비트를 결정함으로써 해상도가 증가함에 따라 동작 속도가 제한이 되는 전형적인 SAR ADC의 문제를 줄였다. 제안하는 ADC는 전형적인 Flash-SAR ADC에서 고속 동작 시 제한이 되는 입력 단 트랙-앤-홀드 회로를 사용하지 않는 대신 SAR ADC의 C-R DAC를 단일 샘플링-네트워크로 사용하여 입력 샘플링 부정합 문제를 제거하였다. 한편, flash ADC에는 인터폴레이션 기법을 적용하여 사용되는 프리앰프의 수를 절반 수준으로 줄이는 동시에 SAR 동작 시 flash ADC에서 불필요하게 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 또한 고속 동작을 위해 SAR 논리회로는 TSPC 기반의 D 플립플롭으로 구성하여 범용 D 플립플롭 대비 논리회로 게이트 지연시간을 55% 감소시킴과 동시에 사용되는 트랜지스터의 수를 절반 수준으로 줄였다. 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 1.33LSB, 1.90LSB이며, 60MS/s 동작 속도에서 동적성능은 최대 58.27dB의 SNDR 및 69.29dB의 SFDR 성능을 보인다. 시제품 ADC의 칩 면적은 0.54mm2이며, 1.8V 전원전압에서 5.4mW의 전력을 소모한다. This work proposes a 12b 60MS/s 0.18um CMOS Flash-SAR ADC for various systems such as wireless communications and portable video processing systems. The proposed Flash-SAR ADC alleviates the weakness of a conventional SAR ADC that the operation speed proportionally increases with a resolution by deciding upper 4bits first with a high-speed flash ADC before deciding lower 9bits with a low-power SAR ADC. The proposed ADC removes a sampling-time mismatch by using the C-R DAC in the SAR ADC as the combined sampling network instead of a T/H circuit which restricts a high speed operation. An interpolation technique implemented in the flash ADC halves the required number of pre-amplifiers, while a switched-bias power reduction scheme minimizes the power consumption of the flash ADC during the SAR operation. The TSPC based D-flip flop in the SAR logic for high-speed operation reduces the propagation delay by 55% and the required number of transistors by half compared to the conventional static D-flip flop. The prototype ADC in a 0.18um CMOS demonstrates a measured DNL and INL within 1.33LSB and 1.90LSB, with a maximum SNDR and SFDR of 58.27dB and 69.29dB at 60MS/s, respectively. The ADC occupies an active die area of 0.54mm2 and consumes 5.4mW at a 1.8V supply.