ABL 범프를 이용한 마이크로 플립 칩 공정 연구

마준성,김성동,김사라은경,Ma, Junsung,Kim, Sungdong,Kim, Sarah Eunkyung 한국마이크로전자및패키징학회 2014 마이크로전자 및 패키징학회지 Vol.21 No.2

차세대 전자 소자 기술에서 전력전달은 소자의 전력을 낮추고 발열로 인한 문제 해결을 위해서 매우 중요한 기술로 대두되고 있다. 본 연구에서는 직사각형 ABL 전력 범프를 이용한, Cu-to-Cu 플립 칩 본딩 공정의 신뢰성 문제에 대해 살펴보았다. 다이 내 범프 높이 차이는 전기도금 후 CMP 공정을 진행했을 경우 약 $0.3{\sim}0.5{\mu}m$ 이었고, CMP 공정을 진행하지 않았을 경우는 약 $1.1{\sim}1.4{\mu}m$으로 나타났다. 또한 면적이 큰 ABL 전력 범프가 입출력 범프 보다 높이가 높게 나타났다. 다이 내 범프 높이 차이로 인해 플립 칩 본딩 공정 시 misalignment 문제가 발생하였고, 이는 본딩 quality 에도 영향을 미쳤다. Cu-to-Cu 플립 칩 공정을 위해선 다이 내 범프 높이 균일도와 Cu 범프의 평탄도 조절이 매우 중요한 요소라 하겠다. One of the important developments in next generation electronic devices is the technology for power delivery and heat dissipation. In this study, the Cu-to-Cu flip chip bonding process was evaluated using the square ABL power bumps and circular I/O bumps. The difference in bump height after Cu electroplating followed by CMP process was about $0.3{\sim}0.5{\mu}m$ and the bump height after Cu electroplating only was about $1.1{\sim}1.4{\mu}m$. Also, the height of ABL bumps was higher than I/O bumps. The degree of Cu bump planarization and Cu bump height uniformity within a die affected significantly on the misalignment and bonding quality of Cu-to-Cu flip chip bonding process. To utilize Cu-to-Cu flip chip bonding with ABL bumps, both bump planarization and within-die bump height control are required.

실리콘 실험실에 구리 오염을 방지 할 수 있는 고밀도/고균일의 Solder Bump 형성방법

김성진,주철원,박성수,백규하,이희태,송민규 한국마이크로전자및패키징학회 2000 마이크로전자 및 패키징학회지 Vol.7 No.4

사용되는 metal구분 없이 반도체 공정장비들을 사용함으로써 cross-contamination을 유발시킬 수 있다. 특히, copper(Cu)는 확산이 쉽게 되어 cross-contamination에 의해 수 ppm정도가 wafer에 오염되더라도 트랜지스터의 leakage current발생 요인으로 작용할 수 있기 때문에 Si-IC성능에 치명적인 영향을 미칠 수 있는데, Si-LSI 실험실에서 할 수 있는 공정과 Si-LSI 실험실을 나와 할 수 있는 공정으로 구분하여 최대한 Si-LSI 장비를 공유함으로써 최소한의 장비로 Cu cross-contamination문제를 해결할 수 있다. 즉, 전기도금을 할 때 전극으로 사용되어지는 TiW/Al sputtering, photoresist (PR) coating, solder bump형성을 위한 via형성까지는 Si-LSI 실험실에서 하고, 독립적인 다른 실험실에서 Cu-seed sputtering, solder 전기도금, 전극 etching, reflow공정을 하면 된다. 두꺼운 PR을 얻기 위하여 PR을 수회 도포(multiple coaling) 하고, 유기산 주석과 유기산 연의 비를 정확히 액 조성함으로서 Sn:Pb의 조성비가 6 : 4인 solder bump를 얻을 수 있었다. solder를 도금하기 전에 저속 도금으로 Cu를 도금하여, PR 표면의 Cu/Ti seed층을 via와 PR표면과의 저항 차를 이용하여 PR표면의 Cu-seed를 Cu도금 중에 etching 시킬 수 있다. 이러한 현상을 이용하여 선택적으로 via만 Cu를 도금하고 Ti층을 etching한 후, solder를 도금함으로써 저 비용으로 folder bump 높이가 60 $\mu\textrm{m}$ 이상 높고, 고 균일/고 밀도의 solder bump를 형성시킬 수 있었다. We demonstrate the fabrication method of high-density and high-quality solder bump solving a copper (Cu) cross-contamination in Si-LSI laboratory. The Cu cross-contamination is solved by separating solder-bump process by two steps. Former is via-formation process excluding Cu/Ti under ball metallurgy (UBM) layer sputtering in Si-LSI laboratory. Latter is electroplating process including Ti-adhesion and Cu-seed layers sputtering out of Si-LSI laboratory. Thick photoresist (PR) is achieved by a multiple coating method. After TiW/Al-electrode sputtering for electroplating and via formation in Si-LSI laboratory, Cu/Ti UBM layer is sputtered on sample. The Cu-seed layer on the PR is etched during Cu-electroplating with low-electroplating rate due to a difference in resistance of UBM layer between via bottom and PR. Therefore Cu-buffer layer can be electroplated selectively at the via bottom. After etching the Ti-adhesion layer on the PR, Sn/Pb solder layer with a composition of 60/40 is electroplated using a tin-lead electroplating bath with a metal stoichiometry of 60/40 (weight percent ratio). Scanning electron microscope image shows that the fabricated solder bump is high-uniformity and high-quality as well as symmetric mushroom shape. The solder bumps with even 40/60 $\mu\textrm{m}$ in diameter/pitch do not touch during electroplating and reflow procedures. The solder-bump process of high-uniformity and high-density with the Cu cross-contamination free in Si-LSI laboratory will be effective for electronic microwave application.

ABL 범프를 이용한 마이크로 플립 칩 공정 연구

마준성,김성동,김은경 한국마이크로전자및패키징학회 2014 마이크로전자 및 패키징학회지 Vol.20 No.2

One of the important developments in next generation electronic devices is the technology for power deliveryand heat dissipation. In this study, the Cu-to-Cu flip chip bonding process was evaluated using the square ABL powerbumps and circular I/O bumps. The difference in bump height after Cu electroplating followed by CMP process was about0.3~0.5 μm and the bump height after Cu electroplating only was about 1.1~1.4 μm. Also, the height of ABL bumpswas higher than I/O bumps. The degree of Cu bump planarization and Cu bump height uniformity within a die affectedsignificantly on the misalignment and bonding quality of Cu-to-Cu flip chip bonding process. To utilize Cu-to-Cu flipchip bonding with ABL bumps, both bump planarization and within-die bump height control are required. 차세대 전자 소자 기술에서 전력전달은 소자의 전력을 낮추고 발열로 인한 문제 해결을 위해서 매우 중요한기술로 대두되고 있다. 본 연구에서는 직사각형 ABL 전력 범프를 이용한, Cu-to-Cu 플립 칩 본딩 공정의 신뢰성 문제에대해 살펴보았다. 다이 내 범프 높이 차이는 전기도금 후 CMP 공정을 진행했을 경우 약 0.3~0.5 μm 이었고, CMP 공정을 진행하지 않았을 경우는 약 1.1~1.4 μm으로 나타났다. 또한 면적이 큰 ABL 전력 범프가 입출력 범프 보다 높이가 높게 나타났다. 다이 내 범프 높이 차이로 인해 플립 칩 본딩 공정 시 misalignment 문제가 발생하였고, 이는 본딩 quality에도 영향을 미쳤다. Cu-to-Cu 플립 칩 공정을 위해선 다이 내 범프 높이 균일도와 Cu 범프의 평탄도 조절이 매우 중요한 요소라 하겠다.

Cu pillar 범프의 Cu-Sn-Cu 샌드위치 접속구조를 이용한 플립칩 공정

최정열,오태성,Choi, Jung-Yeol,Oh, Tae-Sung 한국마이크로전자및패키징학회 2009 마이크로전자 및 패키징학회지 Vol.16 No.4

Cu pillar 범프를 사용한 플립칩 기술은 솔더범프를 사용한 플립칩 공정에 비해 칩과 기판 사이의 거리를 감소시키지 않으면서 미세피치 접속이 가능하다는 장점이 있다. Cu pillar 범프를 사용한 플립칩 공정은 미세피치화와 더불어 기생 캐패시턴스를 억제하기 위해 칩과 기판 사이에 큰 거리가 요구되는 RF 패키지에서도 유용한 칩 접속공정이다. 본 연구에서는 Sn 캡을 형성한 Cu pillar 범프와 Sn 캡이 없는 Cu pillar 범프를 전기도금으로 형성한 후 플립칩 접속하여 Cu-Sn-Cu 샌드위치 접속구조를 형성하였다. Cu pillar 범프 상에 Sn 캡의 높이를 변화시키며 전기도금한 후, Sn 캡의 높이에 따른 Cu-Sn-Cu 샌드위치 접속구조의 접속저항과 칩 전단하중을 분석하였다. 직경 $25\;{\mu}m$, 높이 $20\;{\mu}m$인 Cu pillar 범프들을 사용하여 형성한 Cu-Sn-Cu 샌드위치 접속구조에서 $10{\sim}25\;{\mu}m$ 범위의 Sn 캡 높이에 무관하게 칩과 기판 사이의 거리는 $44\;{\mu}m$으로 유지되었으며, 접속부당 $14\;m{\Omega}$의 평균 접속저항을 나타내었다. Compared to the flip-chip process using solder bumps, Cu pillar bump technology can accomplish much finer pitch without compromising stand-off height. Flip-chip process with Cu pillar bumps can also be utilized in radio-frequency packages where large gap between a chip and a substrate as well as fine pitch interconnection is required. In this study, Cu pillars with and without Sn caps were electrodeposited and flip-chip-bonded together to form the Cu-Sn-Cu sandwiched joints. Contact resistances and die shear forces of the Cu-Sn-Cu sandwiched joints were evaluated with variation of the height of the Sn cap electrodeposited on the Cu pillar bump. The Cu-Sn-Cu sandwiched joints, formed with Cu pillar bumps of $25-{\mu}m$ diameter and $20-{\mu}m$ height, exhibited the gap distance of $44{\mu}m$ between the chip and the substrate and the average contact resistance of $14\;m{\Omega}$/bump without depending on the Sn cap height between 10 to $25\;{\mu}m$.

등온 시효 처리에 따른 Cu Pillar Bump 접합부 특성

장은수,노은채,나소정,윤정원 한국마이크로전자및패키징학회 2024 마이크로전자 및 패키징학회지 Vol.31 No.1

최근 반도체 칩의 소형화 및 고집적화에 따라 미세 피치에 의한 범프 브리지 (bump bridge) 현상이 문제점으로 주목받고 있다. 이에 따라 범프 브리지 현상을 최소화할 수 있는 Cu pillar bump가 미세 피치에 대응하기 위해 반도체 패키지 산업에서 널리 적용되고 있다. 고온의 환경에 노출될 경우, 접합부 계면에 형성되는 금속간화합물(Intermetallic compound, IMC)의 두께가 증가함과 동시에 일부 IMC/Cu 및 IMC 계면 내부에 Kirkendall void가 형성되어 성장하게 된다. IMC의 과도한 성장과 Kirkendall void의 형성 및 성장은 접합부에 대한 기계적 신뢰성을 약화시키기때문에 이를 제어하는 것이 중요하다. 따라서, 본 연구에서는 CS(Cu+ Sn-1.8Ag Solder) 구조 Cu pillar bump의 등온 시효 처리에 따른 접합부 특성 평가가 수행되었으며 그 결과가 보고되었다. Recently, with the miniaturization and high integration of semiconductor chips, the bump bridge phenomenon caused by fine pitches is drawing attention as a problem. Accordingly, Cu pillar bump, which can minimize the bump bridge phenomenon, is widely applied in the semiconductor package industry for fine pitch applications. When exposed to a high-temperature environment, the thickness of the intermetallic compound (IMC) formed at the joint interface increases, and at the same time, Kirkendall void is formed and grown inside some IMC/Cu and IMC interfaces. Therefore, it is important to control the excessive growth of IMC and the formation and growth of Kirkendall voids because they weaken the mechanical reliability of the joints. Therefore, in this study, isothermal aging evaluation of Cu pillar bump joints with a CS (Cu+ Sn-1.8Ag Solder) structure was performed and the corresponding results was reported.

Cu pillar 범프의 금속간화합물 성장과 계면접착에너지에 관한 연구

임기태,김병준,이기욱,이민재,주영창,박영배,Lim, Gi-Tae,Kim, Byoung-Joon,Lee, Ki-Wook,Lee, Min-Jae,Joo, Young-Chang,Park, Young-Bae 한국마이크로전자및패키징학회 2008 마이크로전자 및 패키징학회지 Vol.15 No.4

Thermal annealing and electromigration test were performed at $150^{\circ}C$ and $150^{\circ}C,\;5{\times}10^4\;A/cm^2$ conditions, respectively, in order to compare the growth kinetics of intermetallic compound(IMC) in Cu pillar bump. The quantitative interfacial adhesion energy with annealing was measured by using four-point bending strength test in order to assess the effect of IMC growth on the mechanical reliability of Cu pillar bump. Only $Cu_6Sn_5$ was observed in the Cu pillar/Sn interface after reflow. However, $Cu_3Sn$ formed and grew at Cu pillar/$Cu_6Sn_5$ interface with increasing annealing and stressing time. The growth kinetics of total($Cu_6Sn_5+Cu_3Sn$) IMC changed when all Sn phases in Cu pillar bump were exhausted. The complete consumption time of Sn phase in electromigration condition was faster than that in annealing condition. The quantitative interfacial adhesion energy after 24h at $180^{\circ}C$ was $0.28J/m^2$ while it was $3.37J/m^2$ before annealing. Therefore, the growth of IMC seem to strongly affect the mechanical reliability of Cu pillar bump. 열처리 및 electromigration에 따른 Cu pillar 범프 내 금속간화합물의 성장거동을 비교하기 위해서 각각 $150^{\circ}C$와 $150^{\circ}C,\;5{\times}10^4\;A/cm^2$의 조건에서 실험을 실시하였다. 또한 금속간화합물의 성장이 Cu pillar 범프 접합부의 기계적 신뢰성에 미치는 영향을 평가하기 위해 4점굽힘강도실험을 실시하여 열처리에 따른 계면접착에너지를 평가하였다. 리플로우 후에 Cu pillar/Sn 계면에서는 $Cu_6Sn_5$만이 관찰되었지만, 열처리 및 electromigration 실험 시간이 경과함에 따라 $Cu_3Sn$이 Cu pillar와 $Cu_6Sn_5$ 사이의 계면에서 생성되어 $Cu_6Sn_5$와 함께 성장하였다. 전체($Cu_6Sn_5+Cu_3Sn$)금속간화합물의 성장거동은 Cu pillar 범프 내 Sn이 모두 소모될 때 변화하였고, 이러한 금속간화합물 성장거동의 변화는 electromigration의 경우가 열처리의 경우보다 훨씬 빠르게 나타났다. 열처리 전 시편의 계면접착에너지는 $3.37J/m^2$이고, $180^{\circ}C$에서 24시간동안 열처리한 시편의 계면접착에너지는 $0.28J/m^2$로 평가되었다. 따라서 금속간화합물의 성장은 접합부의 기계적 신뢰성에 영향을 주는 것으로 판단된다.

3차원 실장용 TSV 고속 Cu 충전 및 Non-PR 범핑

홍성철,김원중,정재필,Hong, Sung-Chul,Kim, Won-Joong,Jung, Jae-Pil 한국마이크로전자및패키징학회 2011 마이크로전자 및 패키징학회지 Vol.18 No.4

TSV(through-silicon-via)를 이용한 3차원 Si 칩 패키징 공정 중 전기 도금을 이용한 비아 홀 내 Cu 고속 충전과 범핑 공정 단순화에 관하여 연구하였다. DRIE(deep reactive ion etching)법을 이용하여 TSV를 제조하였으며, 비아홀 내벽에 $SiO_2$, Ti 및 Au 기능 박막층을 형성하였다. 전도성 금속 충전에서는 비아 홀 내 Cu 충전율을 향상시키기 위하여 PPR(periodic-pulse-reverse) 전류 파형을 인가하였으며, 범프 형성 공정에서는 리소그라피(lithography) 공정을 사용하지 않는 non-PR 범핑법으로 Sn-3.5Ag 범프를 형성하였다. 전기 도금 후, 충전된 비아의 단면 및 범프의 외형을 FESEM(field emission scanning electron microscopy)으로 관찰하였다. 그 결과, Cu 충전에서는 -9.66 $mA/cm^2$의 전류밀도에서 60분간의 도금으로 비아 입구의 도금층 과성장에 의한 결함이 발생하였고, -7.71 $mA/cm^2$에서는 비아의 중간 부분에서의 도금층 과성장에 의한 결함이 발생하였다. 또한 결함이 생성된 Cu 충전물 위에 전기 도금을 이용하여 범프를 형성한 결과, 범프의 모양이 불규칙하고, 균일도가 감소함을 나타내었다. High-speed Cu filling into a through-silicon-via (TSV) and simplification of bumping process by electroplating for three dimensional stacking of Si dice were investigated. The TSV was prepared on a Si wafer by deep reactive ion etching, and $SiO_2$, Ti and Au layers were coated as functional layers on the via wall. In order to increase the filling rate of Cu into the via, a periodic-pulse-reverse wave current was applied to the Si chip during electroplating. In the bumping process, Sn-3.5Ag bumping was performed on the Cu plugs without lithography process. After electroplating, the cross sections of the vias and appearance of the bumps were observed by using a field emission scanning electron microscope. As a result, voids in the Cu-plugs were produced by via blocking around via opening and at the middle of the via when the vias were plated for 60 min at -9.66 $mA/cm^2$ and -7.71 $mA/cm^2$, respectively. The Cu plug with a void or a defect led to the production of imperfect Sn-Ag bump which was formed on the Cu-plug.

Interfacial reactions of fine-pitch Cu/Sn–3.5Ag pillar joints on Cu/Zn and Cu/Ni under bump metallurgies

Kim, Mi-Song,Kang, Myoung-Seok,Bang, Jung-Hwan,Lee, Chang-Woo,Kim, Mok-Soon,Yoo, Sehoon Elsevier 2014 JOURNAL OF ALLOYS AND COMPOUNDS Vol.616 No.-

<P><B>Abstract</B></P> <P>The growth behaviors of various interfacial intermetallic compounds formed at fine-pitch Cu/Sn–Ag pillar bumps fabricated on Zn- and Ni-sputtered Cu under bump metallurgies (UBMs) were investigated in this study. After flip-chip bonding, a scallop-type layer of the intermetallic compound Cu<SUB>6</SUB>Sn<SUB>5</SUB> was formed at the pillar joint on the Cu and Cu/Zn UBMs, while the joint on the Cu/Ni UBM exhibited a layer of the intermetallic compound (Cu, Ni)<SUB>6</SUB>Sn<SUB>5</SUB>. During thermal aging, Cu<SUB>6</SUB>Sn<SUB>5</SUB> transformed into Cu<SUB>3</SUB>Sn, and Kirkendall voids were formed at the Cu/Cu<SUB>3</SUB>Sn interface. The thickness of the Cu<SUB>3</SUB>Sn layer in the Cu/Ni UBM was lower than those in the Cu and Cu/Zn samples. In addition, the Cu/Ni UBM had a lower void area ratio than did the Cu and Cu/Zn samples, owing to the low growth rate of Cu<SUB>3</SUB>Sn. The die shear strength of the Cu/Ni UBM was higher than those of Cu and Cu/Zn UBMs. Finally, with an increase in the aging time, the fracture site moved from the Cu<SUB>6</SUB>Sn<SUB>5</SUB> region to the Cu/Cu<SUB>3</SUB>Sn interface for the Cu and Cu/Zn UBMs. However, in the case of the Cu/Ni UBM, fracturing occurred in the Cu<SUB>6</SUB>Sn<SUB>5</SUB> or Cu<SUB>3</SUB>Sn region.</P> <P><B>Highlights</B></P> <P> <UL> <LI> We investigate effects of Ni and Zn films on Cu under bump metallurgies (UBMs) on the intermetallic compound (IMC) layer of Cu pillar joint. </LI> <LI> The Cu/Ni UBM had a lower Kirkendall void area ratio than did the Cu and Cu/Zn samples, owing to the low growth rate of Cu<SUB>3</SUB>Sn. </LI> <LI> Die shear strength of the Cu/Ni UBM is higher than those of Cu and Cu/Zn UBMs. </LI> <LI> This is because of the low growth rate of Cu<SUB>3</SUB>Sn. </LI> </UL> </P>

B²it 플래시 메모리 카드용 기판의 Ag 범프/Cu 랜드 접합 계면반응

홍원식,차상석,Hong, Won-Sik,Cha, Sang-Suk 한국마이크로전자및패키징학회 2012 마이크로전자 및 패키징학회지 Vol.19 No.1

After flash memory card(FMC) was manufactured by $B^2it$ process, interfacial reaction of silver bump with thermal stress was studied. To investigate bonding reliability of Ag bump, thermal shock and thermal stress tests were conducted and then examined on the crack between Cu land and Ag bump interface. Diffusion reaction of Ag bump/Cu land interface was analyzed using SEM, EDS and FIB. The Ag-Cu alloy layer due to the interfacial reaction was formed at the Ag/Cu interface. As the diffusivity of Ag ${\rightarrow}$ Cu is faster than Cu ${\rightarrow}$ Ag, a lot of (Cu, Ag) alloy layers were observed at the Cu layer than Ag. These alloy layers contributed to increase the Cu-Ag bonding strength and its reliability. 본 연구는 고밀도 미세회로 형성 및 원가절감에 유리한 페이스트의 인쇄/건조, 프리프레그 관통 및 적층 공법을 이용한 $B^2it$ 공법을 이용하여 FMC 기판을 제조한 후 열적 스트레스에 대한 범프의 계면반응 연구를 수행하였다. 열적 스트레스에 대한 Ag 범프의 접합 신뢰성을 조사하기 위해 열충격시험, 열응력시험을 수행한 후 전기적 특성 및 단면분석을 통해 균열발생 여부를 조사하였다. 또한 Ag 범프와 Cu 랜드의 접합계면에 대한 계면반응 특성을 분석하기 위해 주사전자현미경(SEM), 에너지분산스펙트럼(EDS) 및 FIB분석을 수행하여 계면에서 발생되는 확산반응을 분석하였다. 이러한 결과를 바탕으로 열적 스트레스에 대한 Ag 페이스트 범프/Cu 랜드 접합계면에서 계면반응에 의해 형성된 Ag-Cu 합금층을 확인할 수 있었다. 이러한 합금층은 Cu ${\rightarrow}$ Ag 보다, Ag ${\rightarrow}$ Cu 로의 확산속도가 빠르기 때문에, Cu층에서의 (Ag, Cu) 합금층이 보다 많이 관찰되었으며, 합금층이 Ag범프의 계면 접합력 향상에 기여하는 것을 알 수 있었다.

3차원 적층 패키지를 위한 Cu/Ni/Au/Sn-Ag/Cu 미세 범프 구조의 열처리에 따른 금속간 화합물 성장 거동 분석

김준범,김성혁,박영배,Kim, Jun-Beom,Kim, Sung-Hyuk,Park, Young-Bae 한국마이크로전자및패키징학회 2013 마이크로전자 및 패키징학회지 Vol.20 No.2

3차원 적층 패키지를 위한 Cu/Ni/Au/Sn-Ag/Cu 미세 범프의 열처리에 따른 금속간 화합물 성장 거동을 분석하기 위하여 in-situ SEM에서 $135^{\circ}C$, $150^{\circ}C$, $170^{\circ}C$의 온도에서 실시간 열처리 실험을 진행하였다. 실험 결과 금속간 화합물의 성장 거동은 열처리시간이 경과함에 따라 시간의 제곱근에 직선 형태로 증가하였고, 확산에 의한 성장이 지배적인 것을 확인 할 수 있었다. Ni/Au 층의 존재로 인해 Au의 확산으로 복잡한 구조의 금속간 화합물이 생성 된 것을 확인할 수 있다. 활성화 에너지는 $Cu_3Sn$의 경우 0.69eV, $(Cu,Ni,Au)_6Sn_5$경우 0.84 eV로 Ni이 포함된 금속간 화합물이 더 높은 것을 확인 하였으며, 확산 방지층 역할을 하는 Ni층에 의해 금속간 화합물 성장이 억제됨에 따라 신뢰성이 향상 될 것으로 사료된다. In-situ annealing tests of Cu/Ni/Au/Sn-Ag/Cu micro-bump for 3D IC package were performed in an scanning electron microscope chamber at $135-170^{\circ}C$ in order to investigate the growth kinetics of intermetallic compound (IMC). The IMC growth behaviors of both $Cu_3Sn$ and $(Cu,Ni,Au)_6Sn_5$ follow linear relationship with the square root of the annealing time, which could be understood by the dominant diffusion mechanism. Two IMC phases with slightly different compositions, that is, $(Cu,Au^a)_6Sn_5$ and $(Cu,Au^b)_6Sn_5$ formed at Cu/solder interface after bonding and grew with increased annealing time. By the way, $Cu_3Sn$ and $(Cu,Au^b)_6Sn_5$ phases formed at the interfaces between $(Cu,Ni,Au)_6Sn_5$ and Ni/Sn, respectively, and both grew with increased annealing time. The activation energies for $Cu_3Sn$ and $(Cu,Ni,Au)_6Sn_5$ IMC growths during annealing were 0.69 and 0.84 eV, respectively, where Ni layer seems to serve as diffusion barrier for extensive Cu-Sn IMC formation which is expected to contribute to the improvement of electrical reliability of micro-bump.