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0.13㎛ RF CMOS 공정을 이용한 UWB용 주파수 합성기 설계
정성규(Sung-Kyu Jung),김진경(Jin Kyoung Kim),정지훈(Ji-Hoon Jung),남철(Chul Nam),이강윤(Kang-Yoon Lee),박봉혁(Bong-Hyuk Park),최상성(Sang-sung Choi) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.11
This paper describes a 3 to 5㎓ frequency synthesizer for MB-OFDM (multi-band OFDM) UWB (Ultra-Wideband) application using 0.13㎛ CMOS process. A high-frequency VCO and prescaler architecture are presented in this paper. A new coarse tuning scheme that utilizes the MIM capacitance and the varactor is proposed to expand the VCO tuning range.
정성규(Sung-Kyu Jung),조경록(Kyoung-Rok Cho),정차근(Cha-Keon Cheong) 한국정보과학회 1999 정보과학회논문지 : 시스템 및 이론 Vol.26 No.8
완전 탐색 블록 정합 알고리즘(FBMA)은 다양한 움직임 추정 알고리즘 중 최상의 움직임 추정을 할 수 있으나, 방대한 계산량이 실시간 처리의 적용에 장애 요소이다. 본 논문에서는 완전 탐색 블록 정합 알고리즘에 비해 더 낮은 계산량과 유사한 화질을 가지는 새로운 고속 움직임 추정 알고리즘을 제안한다. 제안한 방법에서는 공간적인 상관성을 이용함으로써 적절한 탐색 영역의 크기를 예측할 수 있다. 현재 블록의 움직임 추정을 위하여 이웃 블록이 가지고 있는 움직임과 탐색 영역의 크기를 이용하여 현재 블록의 탐색 영역을 적응적으로 변화시키는 방법이다. 이 예측값으로 현재 블록의 탐색 영역 크기를 결정한 후, FBMA와 같이 이 영역 안의 모든 화소점들에 대하여 현재 블록을 정합하여 움직임 벡터를 추정한다. 컴퓨터 모의 실험 결과 계산량 측면에서 제안 방법이 완전 탐색 블록 정합 알고리즘보다 50%정도 감소하였으며, PSNR 측면에서 0.08dB에서 1.29dB 정도 감소하는 좋은 결과를 얻었다. Full search block-matching algorithm (FBMA) was shown to be able to produce the best motion compensated images among various motion estimation algorithms. However, huge computational load inhibits its applicability in real applications. A new motion estimation algorithm with lower computational complexity and good image quality when compared to the FBMA will be presented in this paper. In the proposed method, The appropriate search area can be predicted by using the temporal correlation between neighbouring blocks. For motion estimation of the current block, it is the method changing adjustably search area of current block by using motion and search area size of the neighbouring block. After deciding search area size of the current block with this predicted value, we estimate motion vector that matching current block like the FBMA for every pixel in this area. By the computer simulation the computation amount of the proposed method can be greatly decreased about 50% than that of the FBMA and the good result of the PSNR can be attained.
An Efficient Coarse Tuning Scheme for Fast Switching Frequency Synthesizer in PHS Applications
박도진,정성규,김진경,부영건,정지훈,이강윤,Park Do-Jin,Jung Sung-Kyu,Kim Jin-Kyung,Pu Young-Gun,Jung Ji-Hoon,Lee Kang-Yoon The Institute of Electronics and Information Engin 2006 電子工學會論文誌-CI (Computer and Information) Vol.43 No.9
본 논문에서는 PHS 어플리케이션에서 새로운 Coarse Toning 기법을 사용한 빠른 스위칭의 CMOS 주파수 합성기를 기술하였다. 제안한 Coarse Tuning 방법은 Phase Noise와 Lock-Time을 최적화하기 위해 LC-VCO의 적절한 Tuning Capacitances를 선택하는 것이다. 이를 바탕으로 측정된 Lock-Time은 약 $20{\mu}s$ 이고, Phase Noise는 600kHz의 offset에서 -121dBc/Hz이다. 칩은 $0.25{\mu}m$ CMOS 공정으로 제작하였고, 면적은 $0.7mm{\times}2.1mm$ 이다. 소비전력은 2.7V 공급 전압 하에서 54mW 이다. This paper presents a fast switching CMOS frequency synthesizer with a new coarse tuning scheme for PHS applications. The proposed coarse tuning method selects the optimal tuning capacitances of the LC-VCO to optimize the phase noise and the lock-time. The measured lock-time is about $20{\mu}s$ and the phase noise is -121dBc/Hz at 600kHz offset. This chip is fabricated with $0.25{\mu}m$ CMOS technology, and the die area is $0.7mm{\times}2.1mm$. The power consumption is 54mW at 2.7V supply voltage.
A CMOS Complex Filter with a New Automatic Tuning Method for PHS Application
고동현,박도진,정성규,부영건,이강윤,Ko, Dong-Hyun,Park, Do-Jin,Jung, Sung-Kyu,Pu, Young-Gun,Lee, Kang-Yoon The Institute of Electronics and Information Engin 2007 電子工學會論文誌-CI (Computer and Information) Vol.44 No.10
이 논문에서는 PHS용 new automatic tuning 방법을 가지는 baseband complex bandpass filter를 제안하였다. DC offset 문제를 해결하기 위한 Low_IF 구조로 CMOS로만 집적된 PHS용 수신기를 설계하였다. ACS 특성을 만족시키기 위해 3차 Chebyshev complex filter를 이용하여 baseband를 선택할 수 있는 filter를 설계하였다. 새롭게 제시한 Comer frequency tuning 방법은 공정의 변화에 보상을 해주는 방식이고, MOS 스위치에 의한 노이즈 레벨을 감소시킨다. 이 filter는 CMOS 0.35um 공정이며, 전력소모는 12mW였다. This paper presents a baseband complex bandpass filter for PHS applications with a new automatic tuning method. The full-CMOS PHS transceiver is implemented by adopting the Low-IF architecture to overcome the DCoffset problems. To meet the Adjacent Channel Selectivity (ACS) performance, the 3rd-order Chebyshev complex bandpass filter is designed as the baseband channel-select filter. The new corner frequency tuning method is proposed to compensate the process variation. This method can reduce the noise level due to MOS switches. The filter was fabricated using a 0.35{\mu}m$ CMOS process, and the power consumption is 12mW.
0.13㎛ RF CMOS 공정을 이용한 UWB용 Sub-Band Generator 설계
김진경(Jin-Kyung Kim),정성규(Sung-Kyu Jung),정지훈(Ji-Hoon Jung),남철(Chul Nam),이강윤(Kang-Yoon Lee),박봉혁(Bong-Hyuk Park),최상성(Sang-sung Choi) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.11
This paper describes a 3 to 5㎓ LO Mixer for MB-OFDM(multi-band OFDM) UWB(Ultra-Wide Band) application using 0.13㎛ CMOS process. The LO Mixer generates center frequencies of band group 1 whose center freqneucies are 3432㎒, 3960㎒ and 4488㎒. To cover the overall frequencies of group 1, and efficient frquency planning minimizing a number of blocks and the power consumption are proposed. The LO Mixer consumes 45㎽ from a 1.5V supply. The die area is 3 × 2㎟.
김찬홍(Kim Chan-Hong),정성규(Jung Sung-Kyu),이정우(Lee Jung-Woo) 한국방송·미디어공학회 2010 한국방송공학회 학술발표대회 논문집 Vol.2010 No.7
오늘날 무선통신시스템은 제한된 주파수 자원을 효율적으로 사용하기 위한 다양한 기술이 적용되어 있다. 적응변조기법은 현재 채널 상황에 적응하여 적절한 변조방식을 선택하는 방법으로 통신시스템의 수율(throughput)을 높일 수 있어 대부분의 무선통신 시스템에서 사용되고 있다. 변조 선택의 기준으로는 보통 현 채널의 신호대간섭비(SNR)가 사용되며, 채널의 통계적 특성을 이용하면 변조 선택을 위한 SNR 경계 결정을 최적화시킬 수 있다. 본 논문에서는 송신단에서 안테나 선택을 하고 (transmit antenna selection) 수신단에서 MRC(maximal-ratio combining)를 사용하는 TAS/MRC 시스템에서 적응변조기법을 적용했을 때, 변조 선택을 위한 SNR 경계 결정법을 살펴보고 그 성능을 분석한다.
0.18㎛ CMOS 공정을 이용한 오디오 코덱용 14-bits ADC & DAC의 설계
정지훈(Ji-Hoon Jung),정성규(Sung-Kyu Jung),부영건(Young-Gun Pu),이강윤(Kang-Yoon Lee) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.11
This paper presents a sigma-delta modulation ADC (Analog-to-Digital Converter! and DAC (Digital-to-Analog Converter) for CODEC applications using 0.18㎛ CMOS process. In the ADC parts, two sigma-delta modulators with 84㏈ SNR are designed for the stereo applications, and their outputs are merged at the digital domain before decimation filter. Digital decimation filter is integrated with the analog sigma-delta modulators for the full ADC operation. In the DAC parts, the digital data is first processed at the interpolator filters, and modulated by the following sigma-delta modulators. To reduce the mismatch effect of the following DAC, the dynamic element matching method is proposed in this paper. It is designed with 0.18㎛ CMOS process. The simulated SNR is about 100㏈, and the power consumption is 40㎃.