유기박막트랜지스터 응용을 위해 플라즈마 중합된 Styrene 게이트 절연박막

황명환,손영도,우인성,바산바트호약,임재성,신백균,Hwang, M.H.,Son, Y.D.,Woo, I.S.,Basana, B.,Lim, J.S.,Shin, P.K. 한국진공학회 2011 Applied Science and Convergence Technology Vol.20 No.5

ITO가 코팅된 유리 기판 위에 플라즈마 중합법으로 styrene 고분자 박막을 제작하고 상부 전극을 진공 열증착법으로 제작된 Au 박막으로 한 MIM (metal-insulator-metal) 소자를 제작하였다. 또한, 플라즈마 중합된 styrene 고분자 박막을 유기 절연박막으로 하고 진공열증착법으로 pentacene 유기반도체 박막을 제작하여 유기 MIS (metal-insulator-semiconductor) 소자를 제작하였다. 플라즈마 중합법으로 제작된 styrene (ppS; plasma polymerized styrene) 고분자 박막은 styrene 단량체(모노머) 고유의 특성을 유지하면서 고분자 박막을 형성함을 확인하였으며, 통상적인 중합법으로 제작된 고분자 박막 대비 k=3.7의 높은 유전상수 값을 보였다. MIM 및 MIS 소자의 I-V 및 C-V 측정을 통하여 ppS 고분자 박막은 전계강도 $1MVcm^{-1}$에서 전류밀도 $1{\times}10^{-8}Acm^{-2}$ 수준의 낮은 누설전류를 보이고 히스테리시스가 거의 없는 우수한 절연체 박막임이 판명되었다. 결과적으로 유기박막 트랜지스터 및 유기 메모리 등 플렉서블 유기전자소자용 절연체 박막으로의 응용이 기대된다. Plasma polymerized styrene (ppS) thin films were prepared on ITO coated glass substrates for a MIM (metal-insulator-metal) structure with thermally evaporated Au thin film as metal contact. Also the ppS thin films were applied as organic insulator to a MIS (metal-insulatorsemiconductor) device with thermally evaporated pentacene thin film as organic semiconductor layer. After the I-V and C-V measurements with MIM and MIS structures, the ppS revealed relatively higher dielectric constant of k=3.7 than those of the conventional poly styrene and very low leakage current density of $1{\times}10^{-8}Acm^{-2}$ at electric field strength of $1MVcm^{-1}$. The MIS structure with the ppS dielectric layer showed negligible hysteresis in C-V characteristics. It would be therefore expected that the proposed ppS could be applied as a promising dielectric/insulator to organic thin film transistors, organic memory devices, and flexible organic electronic devices.

전이 금속 이칼코겐화합물 전계효과 트랜지스터와 2차원 단층 실리콘 전계효과 트랜지스터의 소자 특성 비교 연구

유태균,황신애,장문규 한국물리학회 2017 새물리 Vol.67 No.10

We performed simulations to analyze the characteristics of a transition-metal dichalcogenide field-effect transistor (TMD FET) and an ultra-thin-body field-effect transistor (UTB FET) using a MoS$_2$ mono layer and a silicon mono layer as channel materials. The gate voltage, the characteristics of the drain current, and the subthreshold swing were analyzed by varying the channel thickness and the oxide thickness, and the channel thickness and the oxide thickness became smaller with decreasing short-channel effect. Based on the simulation result that the thicknesses of the channel and the oxide layers should be about 1 nm, we compared the optimal characteristics of the transistor using a thin channel with each other for the TMD FET and the UTB FET. The subthreshold swing value of the TMD FET is better than that of the UTB FET. 단층 MoS$_2$와 단층 실리콘을 채널 물질로 사용한 2차원 트랜지스터(transition metal dichalcogenide field-effect transistor, TMD FET)와 극박막 트랜지스터(ultra-thin body field effect transistor, UTB FET)의 소자 특성 분석 시뮬레이션을 진행하였다. 2차원 트랜지스터와 극박막 트랜지스터의 채널과 산화막 (oxide) 두께를 변화시켜가며 각 각의 게이트 전압과 드레인 전류의 특성과 서브 스레숄드 스윙(subthreshold swing) 등을 분석하였으며, 채널과 산화막 두께가 얇을수록 단채널 효과가 줄어든다는 것을 알 수 있었다. 얇은 채널을 사용하는 트랜지스터의 최적 구동 조건은 채널과 산화막 층의 두께가 1 nm 정도 되어야 한다는 시뮬레이션 결과를 바탕으로 2차원 트랜지스터와 극박막 트랜지스터의 소자 특성을 상호 비교해 보았으며 2차원 트랜지스터의 서브 스레숄드 스윙 특성이 더 좋다는 것을 확인할 수 있었다.

Zinc Oxide와 갈륨이 도핑 된 Zinc Oxide를 이용하여 Radio Frequency Magnetron Sputtering 방법에 의해 상온에서 제작된 박막 트랜지스터의 특성 평가

전훈하,노경석,김도현,최원봉,전민현,Jeon, Hoon-Ha,Verma, Ved Prakash,Noh, Kyoung-Seok,Kim, Do-Hyun,Choi, Won-Bong,Jeon, Min-Hyon 한국진공학회 2007 Applied Science and Convergence Technology Vol.16 No.5

본 논문에서는 zinc oxide (ZnO)와 gallium이 도핑 된 zinc oxide (GZO)를 이용하여 radio frequency (RF) magnetron sputtering 방법에 의해 상온에서 제작된 bottom-gate 박막 트랜지스터의 특성을 평가하고 분석하였다. 게이트 절연층 물질로서 새로운 물질을 사용하지 않고 열적 성장된 $SiO_2$를 사용하여 게이트 누설 전류를 수 pA 수준까지 줄일 수 있었다. ZnO와 GZO 박막의 표면 제곱평균제곱근은 각각 1.07 nm, 1.65 nm로 측정되었다. 그리고 ZnO 박막은 80% 이상, GZO 박막은 75% 이상의 투과도를 가지고 있었고, 박막의 두께에 따라 투과도가 달라졌다. 또한 두 시료 모두 (002) 방위로 잘 정렬된 wurtzite 구조를 가지고 있었다. 제작된 ZnO 박막 트랜지스터는 2.5 V의 문턱 전압, $0.027\;cm^2/(V{\cdot}s)$의 전계효과 이동도, 104의 on/off ratio, 1.7 V/decade의 gate voltage swing 값들을 가지고 있었고, enhancement 모드 특성을 가지고 있었다. 반면에 GZO 박막 트랜지스터의 경우에는 -3.4 V의 문턱 전압, $0.023\;cm^2/(V{\cdot}s)$의 전계효과 이동도, $2{\times}10^4$의 on/off ratio, 3.3 V/decade의 gate voltage swing 값들을 가지고 있었고, depletion 모드 특성을 가지고 있었다. 우리는 기존의 ZnO와 1wt%의 Ga이 도핑된 ZnO를 이용하여 두 가지 모드의 트랜지스터 특성을 보이는 박막 트랜지스터를 성공적으로 제작하고 분석하였다. In this paper we present a bottom-gate type of zinc oxide (ZnO) and Gallium (Ga) doped zinc oxide (GZO) based thin film transistors (TFTs) through applying a radio frequency (RF) magnetron sputtering method at room temperature. The gate leakage current can be reduced up to several ph by applying $SiO_2$ thermally grown instead of using new gate oxide materials. The root mean square (RMS) values of the ZnO and GZO film surface were measured as 1.07 nm and 1.65 nm, respectively. Also, the transmittances of the ZnO and GZO film were more than 80% and 75%, respectively, and they were changed as their film thickness. The ZnO and GZO film had a wurtzite structure that was arranged well as a (002) orientation. The ZnO TFT had a threshold voltage of 2.5 V, a field effect mobility of $0.027\;cm^2/(V{\cdot}s)$, a on/off ratio of $10^4$, a gate voltage swing of 17 V/decade and it operated in a enhancement mode. In case of the GZO TFT, it operated in a depletion mode with a threshold voltage of -3.4 V, a field effect mobility of $0.023\;cm^2/(V{\cdot}s)$, a on/off ratio of $2{\times}10^4$ and a gate voltage swing of 3.3 V/decade. We successfully demonstrated that the TFTs with the enhancement and depletion mode type can be fabricated by using pure ZnO and 1wt% Ga-doped ZnO.

솔루션 기반의 산화물 박막 트랜지스터의 온도 의존성에 관한 재고찰

이승운,정재욱 한국물리학회 2018 새물리 Vol.68 No.2

In this paper, the temperature-dependent transfer characteristics of solution-processed amorphous InGaZnO thin-film transistors (a-IGZO TFTs) that were fabricated applying different annealing times were studied. The TFTs were annealed in air for 30, 60, or 120 min at 400 ◦C. All the samples showed normal ON/OFF transfer characteristics with good performance at room temperature. However, the sample to which the 120 min annealing had been applied showed a normal temperature dependency and obeyed the Meyer-Neldel rule while the other samples (30 min and 60 min annealing times) showed abnormal temperature dependencies. If the normal temperature dependency and the corresponding Meyer-Neldel behavior are to be obtained for the solution-processed a-IGZO TFTs, an amorphous phase and a complete sol-gel reaction are essential. In addition, the results obtained in this study can be used to determine the proper annealing time for solution-processed oxide-based TFTs. 본 논문에서는 솔루션 기반의 비정질 InGaZnO 박막 트랜지스터 (a-IGZO TFT)의 측정 온도에 따른 의존성을 공기 분위기에서 소결 시간의 차이를 적용한 박막트랜지스터를 이용하여 분석하였다. 소결 온도 400 $^\circ$C에서 소결 시간을 30, 60, 120분 적용한 표본을 제작하여, 30에서 110 $^\circ$C 까지 온도를 바꾸어가며 트랜지스터의 전달특선 곡선을 얻었다. 그 결과, 실험실 온도에서 측정할 경우, 모든 박막 트렌지스터에서 좋은 성능의 정상적인 전달특성을 보였다. 그러나, 측정 온도를 높여가면서 측정한 경우, 120분의 소결 시간을 적용한 박막트랜지스터에서만 정상적인 열적 활성화 특성 및 Meyer-Neldel 법칙이 성립하며, 그 이하의 소결 시간을 적용한 박막 트렌지스터의 경우에는 이러한 특성이 나타나지 않음을 확인하였다. 따라서, a-IGZO 박막 트렌지스터에서 정상적인 온도의존성이 성립하기 위한 조건은 단순히 비정질의 상태 특성 뿐 아니라, 졸겔 (sol-gel) 반응의 완료가 필수 조건이며, 이러한 결과를 이용하면 솔루션 기반의 산화물 박막 트랜지스터의 제작 시 기준 시간을 설정하는 지표로 활용할 수 있다.

초고진공환경에서 제작된 perylene 박막 트랜지스터의 특성

박대식,강성준,김희중,노명근,황정남 한국진공학회 2004 Applied Science and Convergence Technology Vol.13 No.1

본 연구에서는 P 형과 N 형의 특성을 모두 갖추 것으로 알려진 perylene의 특성을 연구하였다. 특히 구조적 특성과 전기적 특성 향상을 위하여 초고진공 상태에서 $SiO_2$ 기판 위에 perylene 박막을 제작하였는데 증착 속도에 따른 박막의 특성 향상 여부를 살펴보기 위하여 0.1 $\AA$/s 와 1 $\AA$/s로 변화시켜가며 박막을 제작하였다. 박막의 결정성과 표면 특성은 X-선 회절과 원자 간력 현미경을 이용하여 살펴보았는데, 1 $\AA$/s로 증착된 perylene박막이 더 우수한 결정성과 표면 분포를 보였다. 박막의 전기적 특성 확인을 위하여 heavily doped 실리콘 기판 위에 $SiO_2$와 gold를 이용한 perylene 박막 트랜지스터를 제작하였다. 얻어진 perylene 박막 트랜지스터는 P 형의 반도체적 성질을 나타내었으며, 전류-전압 특성 곡선을 이용하여 $2.23\times10^{-5}\textrm{cm}^2$/Vs 의 전하 이동도를 얻었다. Perylene is an interesting material known to have P-type and N-type characteristics at the same time. We prepared perylene thin-films in ultrahigh vacuum with two different deposition rates of 0.1 $\AA$/s and 1.0 $\AA$/s in order to study the dependence of film characteristics on the growth condition. The smaller average grain size with larger surface coverage as well as the better crystallinity were observed on the perylene film prepared under 1.0 $\AA$/s deposition rate in x-ray diffraction (XRD) and atomic force microscopy (AFM) study. For studying electrical property of the film, perylene organic thin-film transistor (OTFT) with gold contacts was fabricated on $SiO_2$/Si surface in UHV condition. The prepared perylene OTFT device shows P-type characteristic. The obtained hole mobility in the current-voltage characteristic curve was$2.23\times10^{-5}\textrm{cm}^2$/Vs.

금속산화물 다층 구조 전극을 이용한 유기물 박막 트랜지스터의 전하 주입 특성 향상

정영훈,장현욱,한혜지,전성훈,Shant ARAKELYAN,이한주,이기진,오동훈,차덕준 한국물리학회 2017 새물리 Vol.67 No.1

We studied the effect of insertion of metal-oxide layers into electrodes for OTFTs (organic thin film transistors) to improve their electrical characteristics. The thickness of pentacene was about 50 nm and the metal electrode was made of gold. The metal-oxide thin-film layers inserted between the electrode and the organic pentacene layers were about 2$\sim$8 nm and the electrical properties of the inserted metal-oxide layers were measured by using UPS (ultraviolet photoelectron spectroscopy). From the results for the electrical properties, the mobility and the threshold voltage of the OTFTs with inserted WO$_3$ layers were improved from 8.80 $\times$ 10$^{-3}$ cm$^2$/V$\cdot$s to 2.48 $\times$ 10$^{-2}$ cm$^2$/V$\cdot$s and were decreased from -12.3 V to -4.09 V, respectively. The mobility and the threshold voltage of the OTFTs with inserted TiO$_2$ layers were decreased to 7.04 $\times$ 10$^{-3}$ cm$^2$/V$\cdot$s and -3.38 V, respectively. From the results of the UPS analysis, we found that the inserted WO$_3$ layers decreased and TiO$_2$ layers increased the energy barriers at the interface between the electrode and the organic pentacene layers. 본 연구에서는 유기물 박막 트랜지스터(organic thin film transistor, OTFT)의 전기적 특성을 향상시키기 위해서 금속산화물인 WO$_3$와 TiO$_2$ 박막을 삽입한 다층 구조 전극에 대한 연구를 수행하였다. OTFT의 활성층으로 펜타센을 50 nm의 두께로 증착한 유기물 박막을 사용하였고 전극은 50 nm 두께의 Au 박막을 사용하였다. Au 전극과 펜타센 박막 사이에 2$\sim$8 nm 두께의 금속산화물 박막을 삽입하였으며 금속산화물의 종류와 두께에 따라 전기적 특성과 UV 광전자 분광 (ultraviolet photoelectron spectroscopy, UPS) 분석을 통해 에너지 준위의 변화를 관찰하였다. 실험 결과, 전극에 WO$_3$를 삽입한 OTFT는 전하이동도가 8.80 $\times$ 10$^{-3}$ cm$^2$/V$\cdot$s에서 최대 2.48 $\times$ 10$^{-2}$ cm$^2$/V$\cdot$s까지 증가하였고 문턱전압도 -12.3 V에서 최대 -4.09 V까지 감소하였다. TiO$_2$를 삽입한 OTFT는 전하이동도가 7.04 $\times$ 10$^{-3}$ cm$^2$/V$\cdot$s 로 감소하였으며 문턱전압은 -3.38 V 까지 감소하였다. UPS 분석 결과 WO$_3$ 박막을 삽입하면 OTFT의 에너지 장벽이 낮아지고 TiO$_2$ 박막을 삽입하면 OTFT의 에너지 장벽이 높아지는 것을 확인할 수 있었다.

성장 온도에 따른 원자층 증착법으로 증착된 SiO2 박막의 특성

박건,김인서,선호정,이용제,이기문,양정엽 한국물리학회 2023 새물리 Vol.73 No.1

We investigated the atomic layer deposition (ALD) of SiO2 thin film depending on growth temperature using diisopropylaminosilane (DIPAS) and O3 reactant for the gate insulator of oxide thin film transistor. The properties of the SiO2 thin films in relation to growth temperature were also analyzed. The process was performed at 150 °C and 100 °C, which are lower than the well-known ALD temperature of DIPAS (250 °C). Growth/cycle (GPC) and thin film uniformity were observed by ellipsometry, and the electrical properties of the SiO2 thin film were evaluated to calculate the equivalent oxide thickness and dielectric breakdown strength. In addition, the composition ratio and impurities in the film were investigated using X-ray photoemission spectroscopy. Results showed that the SiO2 thin film deposited at 250 °C and 150 °C exhibited high GPC and thickness uniformity of less than 1%. Meanwhile, the SiO2 thin film deposited at 100 °C presented low GPC and relatively poor thickness uniformity of about 2.5%. In addition, the electrical properties of the SiO2 thin film deposited at 100 °C significantly deteriorated due to the formation of non-stoichiometry SiO2 thin film. 산화물 박막트랜지스터의 게이트 절연막 응용을 위하여 diisoprophyla minosilane (DIPAS)와 O3 reactant를 이용하여 SiO2 저온 원자층증착 (atomic layer deposition, ALD) 공정에 대한 연구를 수행하였다. DIPAS의 잘 알려진 ALD 공정 온도인 250 °C 보다 낮은 150 °C, 100 °C 온도로 증착한 후 ellipsometer를 이용하여 growth/cycle (GPC) 특성과 박막의 두께 균일도를 관찰하였고, SiO2 박막의 전기적인 특성을 측정하여 equivalent oxide thickness, 절연 파괴 강도를 계산하였다. 또한 X-ray photoemission spectroscopy로 박막 내 조성비와 불순물을 조사하였다. 그 결과 250 °C 및 150 °C 박막에서는 높은 GPC와 1 %이하의 막내 두께 균일도를 보였으나 100 °C에서 증착 된 박막은 낮은 GPC 및 2.5%의 상대적으로 나쁜 균일도를 보였다. 또한 100 °C에서 증착 된 SiO2박막은 전기적 특성이 상당히 저하되는 것을 알 수 있었으며, XPS 분석 결과 non-stoichiometry한 SiO2 박막 형성이 원인인 것을 확인하였다.

p-채널 다결정 실리콘 박막 트랜지스터의 문턱전압 변동을 보상할 수 있는 5-TFT OLED 화소회로

정훈주,Chung, Hoon-Ju 한국전자통신학회 2014 한국전자통신학회 논문지 Vol.9 No.3

본 논문에서는 p-채널 저온 다결정 실리콘 박막 트랜지스터의 문턱전압 변동을 보상할 수 있는 새로운 OLED 화소회로를 제안하였다. 제안한 5-TFT OLED 화소회로는 4개의 스위칭 박막 트랜지스터, 1개의 OLED 구동 박막 트랜지스터 및 1개의 정전용량으로 구성되어 있다. 제안한 화소회로의 한 프레임은 초기화 구간, 문턱전압 감지 및 데이터 기입 구간, 데이터 유지 구간 및 발광 구간으로 나누어진다. SmartSpice 시뮬레이션 결과, 구동 트랜지스터의 문턱전압이 ${\pm}0.25V$ 변동 시 최대 OLED 전류의 오차율은 -4.06%이였고 구동 트랜지스터의 문턱전압이 ${\pm}0.50V$ 변동 시 최대 OLED 전류의 오차율은 9.74%였다. 따라서 제안한 5T1C 화소회로는 p-채널 다결정 실리콘 박막 트랜지스터의 문턱전압 변동에 둔감하여 균일한 OLED 전류를 공급함을 확인하였다. This paper proposes a novel OLED pixel circuit to compensate the threshold voltage variation of p-channel low temperature polycrystalline silicon thin-film transistors (LTPS TFTs). The proposed 5-TFT OLED pixel circuit consists of 4 switching TFTs, 1 OLED driving TFT and 1 capacitor. One frame of the proposed pixel circuit is divided into initialization period, threshold voltage sensing and data programming period, data holding period and emission period. SmartSpice simulation results show that the maximum error rate of OLED current is -4.06% when the threshold voltage of driving TFT varies by ${\pm}0.25V$ and that of OLED current is 9.74% when the threshold voltage of driving TFT varies by ${\pm}0.50V$. Thus, the proposed 5T1C pixel circuit can realize uniform OLED current with high immunity to the threshold voltage variation of p-channel poly-Si TFT.

플라즈마 표면처리에 따른 유기트랜지스터 특성

이붕주(Boong-Joo Lee) 한국전자통신학회 2013 한국전자통신학회 논문지 Vol.8 No.6

본 논문에서는 플라즈마 중합법에 의해 유기절연막을 제작 후 이를 이용한 유기박막트랜지스터의 특성향상을 위해 반도체박막의 표면처리를 하였다. 그 결과 반도체층의 O2 플라즈마을 활용하여 30 [sec]동안 표면처리시 박막의 표면에너지는 38 mJ/m2값에서 72 mJ/m2값으로 증가되었으며, 이에 따른 유기트랜지스터의 이동도는 평균값 기준하여 29% 증가된 0.057 cm2V-1s-1의 값으로 증가된 값을 얻을 수 있었다. 이로부터 반도체박막표면개질에 의한 유기트랜지스터의 이동도 특성향상이 가능함을 알았다. In this paper, we fabricated insulator thin films by plasma polymerization method for organic thin film transistor's insulator layer. For improving the electrical characteristics of organic transistor, we treated the semiconductor thin film with O2 plasma. As results, the surface energy of organic transistor was increased from 38 mJ/m2 to 72 mJ/m2 and the mobility of organic transistor was increased 0.057 cm2V-1s-1, that is increased 29% average ratio. Therefore, we have known that oragnic transistor's mobility can improve with plasma treatment of semiconductor thin film's surface

n-채널 다결정 실리콘 박막 트랜지스터의 문턱전압 변동 보상을 위한 전압 기입 AMOLED 화소회로

정훈주,Chung, Hoon-Ju 한국전자통신학회 2013 한국전자통신학회 논문지 Vol.8 No.2

본 논문에서는 n-채널 저온 다결정 실리콘 박막 트랜지스터의 문턱전압 변동을 보상할 수 있는 전압 기입 AMOLED 화소회로를 제안하였다. 제안한 6T1C 화소회로는 5개의 스위칭 박막 트랜지스터, 1개의 OLED 구동 박막 트랜지스터 및 1개의 정전용량으로 구성되어 있다. SmartSpice 시뮬레이션 결과, 구동 트랜지스터의 문턱전압이 ${\pm}0.33$ V 변동시 최대 OLED 전류의 오차율은 7.05 %이고 Vdata = 5.75 V에서 OLED 양극 전압 오차율은 0.07 %로 제안한 6T1C 화소회로가 구동 트랜지스터의 문턱전압 변동에도 균일한 OLED 전류를 공급함을 확인하였다. A novel pixel circuit that uses only n-type low-temperature polycrystalline silicon (poly-Si) thin-film transistors (LTPS-TFTs) to compensate the threshold voltage variation of a OLED driving TFT is proposed. The proposed 6T1C pixel circuit consists of 5 switching TFTs, 1 OLED driving TFT and 1 capacitor. When the threshold voltage of driving TFT varies by ${\pm}0.33$ V, Smartspice simulation results show that the maximum error rate of OLED current is 7.05 % and the error rate of anode voltage of OLED is 0.07 % at Vdata = 5.75 V. Thus, the proposed 6T1C pixel circuit can realize uniform output current with high immunity to the threshold voltage variation of poly-Si TFT.