사고선박 손상부의 형상 변화에 따른 기름 유출량 수치 추정 연구

문요섭,박일룡,서성부,홍사영,최혁진 해양환경안전학회 2021 해양환경안전학회 학술발표대회 논문집 Vol.2021 No.11

손상 선박의 기름 유출량 예측을 위한 CFD 시뮬레이션

문요섭,박일룡,김제인,서성부,이승국,최혁진,홍사영 해양환경안전학회 2022 해양환경안전학회지 Vol.28 No.2

This paper presents the numerical estimation results of oil outflows from damaged single-hull and double-hull ships by using computational fluid dynamics (CFD) simulations. A CFD method for multi-phase flow analysis was used, and the effects of numerical parameters on oil flows was investigated. Numerical simulations were conducted to predict the changes in oil outflows under various damage conditions owing to grounding or collision accidents and verified through available experimental results. The present numerical results showed a good agreement with the experimental results according to the geometrical characteristics of single and double hulls. In particular, the oil outflows from double hulls accompanying complex interactions between water and oil were reasonably predicted a shown in the experiment. This study established a reliable CFD technique necessary for estimating the oil outflows of damaged ships. 본 논문은 CFD 해석법을 이용한 단일선체 및 이중선체 선박의 손상에 따른 기름 유출량 추정 결과를 소개한다. 수치해석 기법으로 다상유동 해석법을 사용하고 기름 유출 유동에 대한 다양한 수치해석적 조건의 변화에 대한 영향을 조사하였다. 좌초 또는 충돌에 의한 다양한 손상 조건에서의 기름 유출량의 변화를 해석하였으며 실험 결과를 통해 검증하였다. 본 논문의 수치해석 결과는 단일선체와 이중선체의 기하학적 특성을 따라 실험 결과와 잘 일치하였다. 특별히 물과 기름의 복잡한 상호작용이 나타나는 이중선체의 기름 유출 상황도 실험과 동일하게 타당하게 예측하였다. 본 연구를 통해 사고 선박의 기름 유출량 추정에 필요한 CFD기법을 정립할 수 있었다.

PCS 대역 송신용 CMOS RF/IF 단일 칩 설계

문요섭,권덕기,금거성,박종태,유종근,Moon, Yo-Sup,Kwon, Duck-Ki,Kim, Keo-Sung,Park, Jong-Tae,Yu, Chong-Gun 한국전기전자학회 2003 전기전자학회논문지 Vol.7 No.2

본 논문에서는 기존에 값비싼 BiCMOS 공정으로 주로 구현되던 이동통신 단말기용 RF단 및 IF단 회로들을 CMOS 회로로 설계하고, 최종적으로 PCS 대역 송신용 CMOS RF/IF 단일 칩을 설계하였다. 설계된 회로는 IF PLL 주파수합성기, IF Mixer, VGA등을 포함하는 IF 단과, SSB RF Mixer 블록과 구동 증폭기를 포함하는 RF 단으로 구성되며, 디지털 베이스밴드와 전력증폭기 사이에 필요한 모든 신호처리를 수행한다. 설계된 IF PLL 주파수합성기는 100kHz의 옵셋 주파수에서 -114dBc/Hz의 위상잡음 특성을 보이며, lock time은 $300{\mu}s$보다 작고, 3V 전원에서 약 5.3mA의 전류를 소모한다. IF Mixer 블록은 3.6dB의 변환이득과 -11.3dBm의 OIP3 특성을 보이며, 3V 전원에서 약 5.3mA의 전류를 소모한다. VGA는 모든 이득 설정시 3dB 주파수가 250MHz 보다 크며, 약 10mA의 전류를 소모한다. 설계된 RF단 회로는 14.93dB의 이득, 6.97dBm의 OIP3, 35dBc의 image 억압, 31dBc의 carrier 억압 등의 특성을 보이며, 약 63.4mA의 전류를 소모한다. 설계된 회로는 현재 $0.35{\mu}m$ CMOS 공정으로 IC 제작 중에 있다. 전체 칩의 면적은 $1.6㎜{\times}3.5㎜$이고 전류소모는 84mA이다. In this paper, RF and IF circuits for mobile terminals which have usually been implemented using expensive BiCMOS processes are designed using CMOS circuits, and a Tx CMOS RF/IF single chip for PCS applications is designed. The designed circuit consists of an IF block including an IF PLL frequency synthesizer, an IF mixer, and a VGA and an RF block including a SSB RF mixer and a driver amplifier, and performs all transmit signal processing functions required between digital baseband and the power amplifier. The phase noise level of the designed IF PLL frequency synthesizer is -114dBc/Hz@100kHz and the lock time is less than $300{\mu}s$. It consumes 5.3mA from a 3V power supply. The conversion gain and OIP3 of the IF mixer block are 3.6dB and -11.3dBm. It consumes 5.3mA. The 3dB frequencies of the VGA are greater than 250MHz for all gain settings. The designed VGA consumes 10mA. The designed RF block exhibits a gain of 14.93dB and an OIP3 of 6.97dBm. The image and carrier suppressions are 35dBc and 31dBc, respectively. It consumes 63.4mA. The designed circuits are under fabrication using a $0.35{\mu}m$ CMOS process. The designed entire chip consumes 84mA from a 3V supply, and its area is $1.6㎜{\times}3.5㎜$.

실선 CFD 해석을 이용한 사고 선박의 기름 유출량 추정 연구

문요섭(YoSeop Moon),김제인(JeIn Kim),박일룡(IlRyong Park),서성부(SeongBu Suh),최혁진(Hyuek-Jin Choi),이승국(Seung-Guk Lee),홍사영(Sa-Young Hong) 한국해양환경·에너지학회 2023 한국해양환경·에너지학회 학술대회논문집 Vol.2023 No.05

손상 선박 기름 유출량 추정을 위한 수치해석과 이론식의 비교 연구

문요섭(Yo-Seop Moon),김제인(Je-In Kim),박일룡(Il-Ryong Park),서성부(Seong-Bu Suh),이승국(Seung-Guk Lee),최혁진(Hyuek-Jin Choi),홍사영(Sa-Young Hong) 대한조선학회 2022 大韓造船學會 論文集 Vol.59 No.6

손상 선박 기름 유출량 추정을 위한 수치해석과 이론식의 비교 연구

문요섭(Yo-Seop Moon),김제인(Je-In Kim),박일룡(Il-Ryong Park),서성부(Seong-Bu Suh),이승국(Seung-Guk Lee),최혁진(Hyuek-Jin Choi),홍사영(Sa-Young Hong) 한국해양환경·에너지학회 2022 한국해양환경·에너지학회 학술대회논문집 Vol.2022 No.11

본 논문은 손상된 단일선체 및 이중선체 선박으로부터의 기름유출에 대한 수치해석 및 이론적 예측 결과를 제공한다. 비정상 베르누이 방정식에서 도출된 이론적 방정식과 다상 유동 해석을 위한 CFD 해석을 사용하여 기름 유출량을 추정하였다. 좌초 및 충돌 사고 발생으로 손상된 단일선체 기름탱크에서 기름 유출량 추정은 수치적, 이론적 해석 모두 실험 결과와 좋은 일치를 보였다. 그러나 이중선체 조건에서 이론적 해석의 경우 밸러스트 탱크 내부의 물과 기름 혼합량의 시간 변화 예측은 수치해석 결과와 다소 다른 결과를 보였다. 그 이유는 기름탱크에서 유출되는 기름과 밸러스트 탱크로 유입되는 물의 상호작용이 이론식에 반영되지 않았기 때문에 보인 결과로 판단된다. 탱크가 밀폐된 압력 조건에서 기름유출 및 물 유입이 지연되었다. 밸러스트 탱크 내부 기름과 물의 유동 상호작용이 복잡하지 않을 때 수치해석 결과와 이론식 결과가 좋은 일치를 보였다. This paper provides the results of numerical and theoretical predictions of oil outflows from damaged single-hull and double-hull ships.Theoretical equations derived from the unsteady Bernoulli equation and a CFD method for multi-phase flow analysis were used to estimate the oil outflow rate from cargo tank. The predicted oil outflow rate from a single hull cargo tank damaged due to grounding and collision accidents showed a good agreement with the available experimental results in both numerical and theoretical analyses. However, in the case of the double hull conditions, the time variation of the amount of water and oil mixture inside the ballast tank predicted by the theoretical equation showed some different behavior from the numerical results. The reason was that the interaction of the oil flow with the water inflow in the ballast tank was not reflected in the theoretical equation. The oil outflow and water inflow was delayed at the pressure condition that the tanks are sealed. When the flow interaction between the oil and water in the ballast tank was not complicated, the theoretical and the numerical results showed a good agreement with each other.

고창고인돌, 이제는 '고창고인돌테마파크'라 불린다?!

박종문,문요섭,고은나래 열린전북 2008 열린전북 Vol.2008 No.3

펌프젯 추진기 단독성능 추정을 위한 수치해석 연구

김제인,문요섭,박일룡,김진욱,김문찬,설한신,안종우 한국전산유체공학회 2022 한국전산유체공학회지 Vol.27 No.4

This paper provides the results of a numerical study conducted to predict the open water performance of a pumpjet propulsor designed by Ahn et al.[10]. Changes in the thrust and torque of each part of the pumpjet propulsor according to advance ratio were analyzed by using the RANS method based on the SST k-ω turbulence model. The present numerical results were validated with the results of the open water test performed in the large cavitation tunnel at KRISO. Compared to the condition without the pre-swirl stator and duct, the thrust and torque of the rotor increased due to the effect of those two parts of the pumpjet propulsor. On the other hand, the pre-swirl stator and duct induced drag rather than thrust at advance ratios higher than 0.4. In addition, the rotational direction of the torque predicted for these two parts was opposite to that of the rotor. The forces and efficiency predicted for each part of the pumpjet showed a good agreement with those of the model test, except for the advance ratios higher than 1.0. The reason that the numerical analysis underestimates the forces and efficiency at advance ratios greater than 1.0 is presumed to be the cause of the stall phenomenon in the numerical simulation occurring earlier than in the model test. Through the local flows, the pressure drop phenomenon that can cause cavitation due to the gap flow between the rotor blade and the duct and the characteristics of the tip vortex development according to advance ratio were discussed.

새로운 가변 Degeneration 저항을 사용한 2.5V 300MHz 80dB CMOS VGA 설계

권덕기,문요섭,김거성,박종태,유종근 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.9

디지털 신호에 의해 이득이 조절되는 CMOS VGA의 구조로는 degenerated 차동쌍 구조가 많이 사용되고 있다. 이 구조에서 가변 degeneration 저항을 구현하기 위해 기존해 사용되던 방법으로는 MOSFET 스위치와 함께 저항열 구조를 사용하는 방법과 R-2R ladder 구조를 사용하는 방법이 있다. 그러나 이 방법들을 이용하는 경우에는 degeneration 저항에서의 dc 전압 강하에 의해 저전압 동작이 어려우며, 높은 이득 설정시 대역폭이 크게 제한되기 때문에 고속의 VGA 구현이 어렵다. 따라서, 본 논문에서는 이러한 문제점들을 해결하기 위해 degeneration 저항에서의 dc 전압 강하를 제거한 새로운 가변 degeneration 저항을 제안하였다. 제안된 이득조절 방법을 사용하여, 저전압에서 동작하는 고속의 CMOS VGA를 설계하였다. 0.2㎛ CMOS 공정변수를 사용하여 HSPICE 모의실험을 한 결과, 설계된 VGA는 360MHz의 대역폭과 80dB의 이득조절 범위를 갖는다. 이득오차는 200MHz에서 0.4dB보다 작으며 300MHz에서는 1.4dB보다 작다. 설계된 회로는 2.5V의 전원전압에서 10.8mA의 전류를 소모하며, 칩 면적은 1190㎛×360㎛이다. A degenerated differential pair has been widely used as a standard topology for digitally programmable CMOS VGAs. A variable degeneration resistor has been implemented using a resistor string or R-2R ladder with MOSFET switches. However, in the VGAs using these conventional methods, low-voltage and high-speed operation is very hard to achieve due to the dc voltage drop over the degeneration resistor. To overcome this problem a new variable degeneration resistor is proposed where the dc voltage drop is almost removed. Using the proposed gain control scheme, a low-voltage and high-speed CMOS VGA is designed. HSPICE simulation results using a 0.25${\mu}{\textrm}{m}$ CMOS process parameters show that the designed VGA provides a 3dB bandwidth of 360MHz and a 80dB gain control range in 2dB step. Gain errors are less than 0.4dB at 200MHz and less than l.4dB at 300MHz. The designed circuit consumes 10.8mA from a 2.5V supply and its die area is 1190${\mu}{\textrm}{m}$${\times}$360${\mu}{\textrm}{m}$.

CMOS IF PLL 주파수합성기 설계

김유환,권덕기,문요섭,박종태,유종근 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.8

본 논문에서는 CMOS IF PLL 주파수합성기를 설계하였다. 설계된 주파수합성기는 칩 외부에 LC 공진 회로를 원하는 값에 맞게 바꿈으로써 다양한 중간 주파수에서 동작 가능하다. VCO는 자동진폭조절 기능을 갖도록 설계하여 LC 공진회로의 Q-factor에 무관하게 일정한 진폭의 출력을 발생한다. 설계된 주파수분주기는 8/9 또는 16/17 dual-modulus prescaler를 포함하며, 다양한 응용분야에 적용 가능하도록 외부 직렬데이터에 의해 동작 주파수를 프로그램할 수 있도록 하였다. 설계된 회로는 0.35㎛ n-well CMOS 공정을 사용하여 제작되었으며, 제작된 IC의 성능을 측정한 결과 260㎒의 동작주파수에서 위상잡음은 -114dBc/Hz@100kHz 이고 lock time은 300㎲보다 작다. 설계된 회로는 3V의 전원전압에서 16mW의 전력을 소모하며, 칩 면적은 730㎛×950㎛이다. This paper describes a CMOS IF PLL frequency synthesizer. The designed frequency synthesizer can be programmed to operate at various intermediate frequencies using different external LC-tanks. The VCO with automatic amplitude control provides constant output power independent of the Q-factor of the external LC-tank. The designed frequency divider includes an 8/9 or 16/17 dual-modulus prescaler and can be programmed to operate at different frequencies by external serial data for various applications. The designed circuit is fabricated using a 0.35${\mu}{\textrm}{m}$ n-well CMOS process. Measurement results show that the phase noise is 114dBc/Hz@100kHz and the lock time is less than 300$mutextrm{s}$. It consumes 16mW from 3V supply. The die area is 730${\mu}{\textrm}{m}$$\times$950${\mu}{\textrm}{m}$.