한국병유리산업의 경쟁력 제고방안

권덕기 (사)한국포장협회 1999 包裝界 Vol.70 No.-

저전력 CMOS On-Chip 기준전압 발생회로

권덕기,박종태,유종근,Kwon, Duck-Ki,Park, Jong-Tae,Yu, Chong-Gun 한국전기전자학회 2000 전기전자학회논문지 Vol.4 No.2

본 논문에서는 증식형 MOS 트랜지스터와 저항만을 사용하여 기준전압을 발생하기 위한 두 가지 방법을 제안하였다. 첫 번째 방법은 문턱전압에 비례하는 전압성분과 열전압에 비례하는 전압성분을 합하여 온도보상을 하는 전압모드 방식이고, 두 번째는 문턱전압에 비례하는 전류성분과 열전압에 비례하는 전류성분을 합하여 온도보상을 하는 전류모드 방식이다. 설계된 회로들을 $0.65{\mu}m$ n-well CMOS 공정 페러미터를 사용하여 HSPICE 모의실험한 결과, 전압모드 회로의 경우 공급전압에 대한 변화율은 $-30^{\circ}C{\sim}130^{\circ}C$의 온도범위에서 0.21%/V 이하이고, 온도에 대한 변화율은 $3V{\sim}12V$의 공급전압 범위에서 $48.0ppm/^{\circ}C$ 이하이다. 전류모드 회로의 경우는 공급전압에 대한 변화율이 $-30^{\circ}C{\sim}130^{\circ}C$의 온도범위에서 0.08%/V 이하이고, 온도에 대한 변화율은 $4V{\sim}12V$의 공급전압 범위에서 $38.2ppm/^{\circ}C$ 이하이다. 또한 전력소모는 5V, $30^{\circ}C$일 때 전압모드 경우와 전류모드 경우 각각 $27{\mu}W$와 $65{\mu}W$로 저전력 특성을 보인다. 제작된 전압모드 기준전압 발생회로를 측정한 결과, 공급전압에 대한 변화율은 $30^{\circ}C{\sim}100^{\circ}C$의 온도범위에서 0.63%/V 이하이고, 온도에 대한 변화율은 $3.0{\sim}6.0V$의 공급전압 범위에서 $490ppm/^{\circ}C$ 보다 작다. 제안된 회로들은 구조가 간단하기 때문에 설계가 용이하고, 특히 전류모드의 경우 넓은 범위의 기준전압 발생이 가능하다는 장점을 갖는다. In this paper, two schemes of generating reference voltages using enhancement-mode MOS transistors and resistors are proposed. The first one is a voltage-mode scheme where the temperature compensation is made by summing a voltage component proportional to a threshold voltage and a voltage component proportional to a thermal voltage. In the second one, that is a current-mode scheme, the temperature compensation is made by summing a current component proportional to a threshold voltage and a current component proportional to a thermal voltage. The designed circuits have been simulated using a $0.65{\mu}m$ n-well CMOS process parameters. The voltage-mode circuit has a temperature coefficient less than $48.0ppm/^{\circ}C$ and a power-supply(VDD) coefficient less than 0.21%/V for a temperature range of $-30^{\circ}C{\sim}130^{\circ}C$ and a VDD range of $3V{\sim}12V$. The current-mode circuit has a temperature coefficient less than $38.2ppm/^{\circ}C$ and a VDD coefficient less than 0.8%/V for $-30^{\circ}C{\sim}130^{\circ}C\;and\; 4V{\sim}12V$. The power consumption of the voltage-mode and current-mode circuits are $27{\mu}W\;and\;65{\mu}W$ respectively for 5V and $30^{\circ}C$. Measurement results show that the voltage-mode reference circuit has a VDD coefficient less than 0.63%/V for $30^{\circ}C{\sim}100^{\circ}C$ and has a temperature coefficient less than $490ppm/^{\circ}C\;for\;3V{\sim}6V$. The proposed reference circuits are simple and thus easy to design. The proposed current-mode reference circuit can be designed to generate a wide range of reference voltages.

저전력 CMOS 기준전압 발생 회로 ( A Low-Power CMOS Voltage Reference Circuit )

권덕기,오원석,김동환,이광엽,박종태,유종근 대한전자공학회 1998 대한전자공학회 학술대회 Vol.1998 No.01

저전력 전류모드 CMOS 기준전압 발생 회로 ( A Low-Power Current-Mode CMOS Voltage Reference Circuit )

권덕기,오원석,김동환,이광엽,박종태,유종근 대한전자공학회 1998 대한전자공학회 학술대회 Vol.1998 No.11

새로운 가변 Degeneration 저항을 사용한 2.5V 300MHz 80dB CMOS VGA 설계

권덕기,문요섭,김거성,박종태,유종근 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.9

디지털 신호에 의해 이득이 조절되는 CMOS VGA의 구조로는 degenerated 차동쌍 구조가 많이 사용되고 있다. 이 구조에서 가변 degeneration 저항을 구현하기 위해 기존해 사용되던 방법으로는 MOSFET 스위치와 함께 저항열 구조를 사용하는 방법과 R-2R ladder 구조를 사용하는 방법이 있다. 그러나 이 방법들을 이용하는 경우에는 degeneration 저항에서의 dc 전압 강하에 의해 저전압 동작이 어려우며, 높은 이득 설정시 대역폭이 크게 제한되기 때문에 고속의 VGA 구현이 어렵다. 따라서, 본 논문에서는 이러한 문제점들을 해결하기 위해 degeneration 저항에서의 dc 전압 강하를 제거한 새로운 가변 degeneration 저항을 제안하였다. 제안된 이득조절 방법을 사용하여, 저전압에서 동작하는 고속의 CMOS VGA를 설계하였다. 0.2㎛ CMOS 공정변수를 사용하여 HSPICE 모의실험을 한 결과, 설계된 VGA는 360MHz의 대역폭과 80dB의 이득조절 범위를 갖는다. 이득오차는 200MHz에서 0.4dB보다 작으며 300MHz에서는 1.4dB보다 작다. 설계된 회로는 2.5V의 전원전압에서 10.8mA의 전류를 소모하며, 칩 면적은 1190㎛×360㎛이다. A degenerated differential pair has been widely used as a standard topology for digitally programmable CMOS VGAs. A variable degeneration resistor has been implemented using a resistor string or R-2R ladder with MOSFET switches. However, in the VGAs using these conventional methods, low-voltage and high-speed operation is very hard to achieve due to the dc voltage drop over the degeneration resistor. To overcome this problem a new variable degeneration resistor is proposed where the dc voltage drop is almost removed. Using the proposed gain control scheme, a low-voltage and high-speed CMOS VGA is designed. HSPICE simulation results using a 0.25${\mu}{\textrm}{m}$ CMOS process parameters show that the designed VGA provides a 3dB bandwidth of 360MHz and a 80dB gain control range in 2dB step. Gain errors are less than 0.4dB at 200MHz and less than l.4dB at 300MHz. The designed circuit consumes 10.8mA from a 2.5V supply and its die area is 1190${\mu}{\textrm}{m}$${\times}$360${\mu}{\textrm}{m}$.

RFID 시스템에서 공진주파수 부정합에 의해 발생하는 현상 분석

권덕기,박종태,유종근,Kwon, Duck-Ki,Park, Jong-Tae,Yu, Chong-Gun 한국전기전자학회 2004 전기전자학회논문지 Vol.8 No.2

In an RFID system, it is desirable to have both the reader and the transponder tuned to the same resonant frequency for efficient data transmission between them. Any difference in frequency will decrease the transponder coil voltage or the internal power supply voltage and will increase the possibility of zero modulation in the reader coil, which results in the reduction of the reading distance. In this paper, the phenomena caused by the frequency mismatch are theoretically analyzed and mathematically modelled. Several schemes to compensate for the frequency mismatch are also mentioned. The derived equations and analyzed theory on the data transmission between the reader and the transponder will be helpful to the development of RFID systems for many applications. RFID 시스템에서 리더와 트랜스폰더 사이에 원활한 데이터 전송이 이루어지기 위해서는 리더 안테나와 트랜스폰더 안테나 사이에 공진 주파수 정합이 필요하다. 공진 주파수에 부정합이 발생하면, 트랜스폰더 안테나 코일에 유도되는 전압이 감소하게 되며, 따라서 트랜스폰더의 내부 전원 전압이 감소하게 된다. 또한, 리더 안테나 코일에 zero modulation의 확률이 증가하게 되어 궁극적으로 인식 거리의 감소를 가져오게 된다. 본 논문에서는 이러한 공진 주파수의 부정합이 초래하는 현상에 대해 이론적으로 분석을 하고, 수식적으로 모델링하였다. 또한, 공진주파수 부정합을 보상하기 위한 방법에 대해 언급하였다. 리더와 트랜스폰더 사이의 데이터 전송에 관해 본 논문에서 유도된 수식 및 분석된 이론들은 다양한 응용 분야를 위한 RFID 시스템의 신속한 개발에 큰 도움이 될 수 있을 것으로 기대된다.

50MHz~600MHz의 동작 주파수 범위를 갖는 CMOS Charge Pump PLL 설계

권덕기(D. K. Kwon),이재경(J. K. Lee),이진영(J. Y. Lee),박종태(J. T. Park),유종근(C. G. Yu) 한국통신학회 2004 한국통신학회 학술대회논문집 Vol.2004 No.7

발아중 유채자엽 (油菜子葉) 퓨린 분해효소의 활성변화 및 세포내 위치

권덕기(Duck Kee Kwon),권영명(Young Myung Kwon),홍영남(Young Nam Hong) 한국식물학회 1985 Journal of Plant Biology Vol.28 No.3

Intracellular localization and the developmental changes in actiities of uricase and allantoinase during germination were investigated with the cotyledons of rape(Brassica nopus L.) seedlings. The development and disappearance of uricase activity took place independently of light, but allantoinase activity was increased by light. The temporal pattern of uricase activity showed that uricolysis was actively taking place in the cotyledons during their early stages of germination. While uricase can be localized in the microbody fraction isolated from crude organelle extracts of the cotyledons by density gradient centrifugation, most of the allantoinase activity found in the microbody fraction did not appear to be an integral part of the microbody.

디지털 방식의 이득조절 기능을 갖는 CMOS VGA를 위한 새로운 가변 축퇴 저항

권덕기(Kwon, Duck-Ki),박종태(Park, Jong-Tae),유종근(Yu, Chong-Gun) 한국전기전자학회 2003 전기전자학회논문지 Vol.7 No.1

디지털 신호에 의해 이득이 조절되는 CMOS VGA의 구조로는 축퇴된 차동쌍 구조가 많이 사용되고 있다. 이 구조에서 가변 축퇴 저항을 구현하기 위해 기존해 사용되던 방법으로는 MOSFET 스위치와 함께 저항열 구조를 사용하는 방법과 R-2R 사다리 구조를 사용하는 방법이 있다. 그러나 이 방법들을 이용하는 경우에는 축퇴 저항에서의 dc 전압 강하에 의해 저전압 동작이 어려우며, 높은 이득 설정시 대역폭이 크게 제한되기 때문에 고속의 VGA 구현이 어렵다. 따라서, 본 논문에서는 이러한 문제점들을 해결하기 위해 축퇴 저항에서의 dc 전압 강하를 제거한 새로운 가변 축퇴 저항을 제안하였다. 제안된 이득조절 방법을 사용하면, 저전압에서 고속의 VGA 구현이 용이해 진다. 기존의 이득조절 방법들의 문제점과 제안된 이득조절 방법의 원리 및 장점 그리고 기존의 방법들과 성능 비교에 대해 자세히 언급하였다. 또한, 제안된 축퇴 저항을 사용하여 VGA 셀을 설계한 결과 -12dB에서 +12dB까지 6dB 단계의 이득 조절 범위에서 3dB 대역폭은 650㎒ 보다 크고, 이득오차는 0.3dB 보다 작으며, 2.5V 전원에서 3.1㎃의 전류소모 특성을 보였다. A degenerated differential pair has been widely used as a standard topology for digitally programmable CMOS VGAs. A variable degeneration resistor has been implemented using a resistor string or R-2R ladder with MOSFET switches. However, in the VGAs using these conventional methods, low-voltage and high-speed operation is very hard to achieve due to the dc voltage drop over the degeneration resistor. To overcome the problem a new variable degeneration resistor is proposed where the dc voltage drop is almost removed. The proposed gain control scheme makes it easy to implement a low-voltage and high-speed VGA. This paper describes the problems existed in conventional methods, the principle and advantages of the proposed scheme, and their performance comparison in detail. A CMOS VGA cell is designed using the proposed degeneration resistor. The 3dB bandwidths are greater than 650㎒ and the gain errors are less than 0.3dB in a gain control range from -12dB to +12dB in 6dB steps. It consumes 3.1㎃ from a 2.5V supply voltage.

PCS 대역 송신용 CMOS RF/IF 단일 칩 설계

문요섭,권덕기,금거성,박종태,유종근,Moon, Yo-Sup,Kwon, Duck-Ki,Kim, Keo-Sung,Park, Jong-Tae,Yu, Chong-Gun 한국전기전자학회 2003 전기전자학회논문지 Vol.7 No.2

본 논문에서는 기존에 값비싼 BiCMOS 공정으로 주로 구현되던 이동통신 단말기용 RF단 및 IF단 회로들을 CMOS 회로로 설계하고, 최종적으로 PCS 대역 송신용 CMOS RF/IF 단일 칩을 설계하였다. 설계된 회로는 IF PLL 주파수합성기, IF Mixer, VGA등을 포함하는 IF 단과, SSB RF Mixer 블록과 구동 증폭기를 포함하는 RF 단으로 구성되며, 디지털 베이스밴드와 전력증폭기 사이에 필요한 모든 신호처리를 수행한다. 설계된 IF PLL 주파수합성기는 100kHz의 옵셋 주파수에서 -114dBc/Hz의 위상잡음 특성을 보이며, lock time은 $300{\mu}s$보다 작고, 3V 전원에서 약 5.3mA의 전류를 소모한다. IF Mixer 블록은 3.6dB의 변환이득과 -11.3dBm의 OIP3 특성을 보이며, 3V 전원에서 약 5.3mA의 전류를 소모한다. VGA는 모든 이득 설정시 3dB 주파수가 250MHz 보다 크며, 약 10mA의 전류를 소모한다. 설계된 RF단 회로는 14.93dB의 이득, 6.97dBm의 OIP3, 35dBc의 image 억압, 31dBc의 carrier 억압 등의 특성을 보이며, 약 63.4mA의 전류를 소모한다. 설계된 회로는 현재 $0.35{\mu}m$ CMOS 공정으로 IC 제작 중에 있다. 전체 칩의 면적은 $1.6㎜{\times}3.5㎜$이고 전류소모는 84mA이다. In this paper, RF and IF circuits for mobile terminals which have usually been implemented using expensive BiCMOS processes are designed using CMOS circuits, and a Tx CMOS RF/IF single chip for PCS applications is designed. The designed circuit consists of an IF block including an IF PLL frequency synthesizer, an IF mixer, and a VGA and an RF block including a SSB RF mixer and a driver amplifier, and performs all transmit signal processing functions required between digital baseband and the power amplifier. The phase noise level of the designed IF PLL frequency synthesizer is -114dBc/Hz@100kHz and the lock time is less than $300{\mu}s$. It consumes 5.3mA from a 3V power supply. The conversion gain and OIP3 of the IF mixer block are 3.6dB and -11.3dBm. It consumes 5.3mA. The 3dB frequencies of the VGA are greater than 250MHz for all gain settings. The designed VGA consumes 10mA. The designed RF block exhibits a gain of 14.93dB and an OIP3 of 6.97dBm. The image and carrier suppressions are 35dBc and 31dBc, respectively. It consumes 63.4mA. The designed circuits are under fabrication using a $0.35{\mu}m$ CMOS process. The designed entire chip consumes 84mA from a 3V supply, and its area is $1.6㎜{\times}3.5㎜$.