웨이브렛 필터 기반의 시간 영역 GSC 알고리즘

홍춘표(Chun Pyo Hong),김창훈(Chang Hoon Kim),황석윤(Seok Yoon Whang),양진모(Jeen Mo Yang) 한국통신학회 2010 韓國通信學會論文誌 Vol.35 No.11

순환이동불변 플로우그래프로 표시된 DSP시스템을 위한 다중프로세서 스케쥴링 방법

홍춘표(Chun Pyo Hong),우종정(Jongjung Woo) 한국정보과학회 1996 정보과학회논문지 : 시스템 및 이론 Vol.23 No.2

본 논문은 순환이동불변 플로우그래프로 표시된 DSP 시스템을 파이프라인 프로세서로 구성되어 있는 다중 프로세서 환경에 적절하게 구현할 수 있는 방법에 대하여 기술한다. 이 경우 해결해야 할 문제는 모든 파이프라인 단 각각을 조정하는 명령어들의 스케쥴링이다. 설계하고자 하는 자동 스케쥴러의 목표는 실행되는 명령어들을 재 배치시켜 플로우그래프의 연속적인 실행시에 최소의 반복주기를 가질수 있도록 해 주는 것이다. 플로우그래프 각 노드의 실행시간은 이미 결정 되어 있기 때문에 본 연구는 컴파일시의 스케쥴링 문제로 한정지운다. This paper presents a set of techniques to automatically find an implementation of the DSP systems in multiprocessor environment, in which digital filters are represented by recursive shift-invariant flow graphs and each processing element is internally pipelined. In such case, the problem to be addressed is the scheduling of multiple instruction streams which control all of the pipeline stages. The goal of an automatic scheduler in this context is to rearrange the order of instructions such that they are executed with minimum iteration period between successive Iteration of a given flow graphs Since the node execution times in the flow graphs are deterministic, this research addresses compile time scheduling.

웨이브렛 필터 기반의 주파수 영역 GSC 알고리즘

홍춘표(Chun Pyo Hong),이종임(Jong Yim Lee),양진모(Jeenmo Yang),황석윤(Seok Yoon Hwang),임중수(Joong Soo Lim) 한국통신학회 2004 한국통신학회 학술대회 및 강연회 Vol.2004 No.4

유한 필드 GF(2^m)상에서의 LSB 우선 디지트 시리얼 곱셈기 구현

김창훈,홍춘표,우종정,Kim, Chang-Hun,Hong, Chun-Pyo,U, Jong-Jeong 한국정보처리학회 2002 정보처리학회논문지 A Vol.9 No.3

본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 곱셈 $A({\times})B$ mod G,({\times})를 수행하는 LSB 우선 디지트 시리얼 시스톨릭 곱셈기를 구현하였다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L] 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과, 더 간단한 하드웨어 구조를 가지고, 데이터 처리 지연 시간이 감소되었다. 또한 본 연구에서 제안한 구조는 단방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다. In this paper we, implement LSB-first digit-serial systolic multiplier for computing modular multiplication $A({\times})B$mod G ({\times})in finite fields GF $(2^m)$. If input data come in continuously, the implemented multiplier can produce multiplication results at a rate of one every [m/L] clock cycles, where L is the selected digit size. The analysis results show that the proposed architecture leads to a reduction of computational delay time and it has more simple structure than existing digit-serial systolic multiplier. Furthermore, since the propose architecture has the features of regularity, modularity, and unidirectional data flow, it shows good extension characteristics with respect to m and L.

기약 All One Polynomial을 이용한 유한체 GF(2$^{m}$ )상의 시스톨릭 곱셈기 설계

권순학,김창훈,홍춘표,Gwon, Sun Hak,Kim, Chang Hun,Hong, Chun Pyo 한국통신학회 2004 韓國通信學會論文誌 Vol.29 No.8C

In this paper, we present two systolic arrays for computing multiplications in CF(2$\^$m/) generated by an irreducible all one polynomial (AOP). The proposed two systolic mays have parallel-in parallel-out structure. The first systolic multiplier has area complexity of O(㎡) and time complexity of O(1). In other words, the multiplier consists of m(m+1)/2 identical cells and produces multiplication results at a rate of one every 1 clock cycle, after an initial delay of m/2+1 cycles. Compared with the previously proposed related multiplier using AOP, our design has 12 percent reduced hardware complexity and 50 percent reduced computation delay time. The other systolic multiplier, designed for cryptographic applications, has area complexity of O(m) and time complexity of O(m), i.e., it is composed of m+1 identical cells and produces multiplication results at a rate of one every m/2+1 clock cycles. Compared with other linear systolic multipliers, we find that our design has at least 43 percent reduced hardware complexity, 83 percent reduced computation delay time, and has twice higher throughput rate Furthermore, since the proposed two architectures have a high regularity and modularity, they are well suited to VLSI implementations. Therefore, when the proposed architectures are used for GF(2$\^$m/) applications, one can achieve maximum throughput performance with least hardware requirements. 본 논문에서는 AOP(All One Polynomial)에 의해 결정되는 유한체 GF(2$^{m}$ )상의 곱셈을 위한 두 가지 종류의 시스톨릭 어레이를 제안한다. 제안된 두 시스톨릭 어레이 모두 패러럴 입출력 구조를 가진다. 첫 번째 제안된 곱셈기는 O($m^2$)의 면적 복잡도와 O(1)의 시간 복잡도를 가진다. 다시 말하면, 이 곱셈기는 m(m+1)/2 개의 동일한 셀들로 이루어지며 초기 m/2+1 사이클 지연 후, 1 사이클마다 곱셈의 결과를 출력한다. 첫 번째 제안된 곱셈기를 기존의 AOP를 사용하는 병렬형 시스톨릭 곱셈기와 비교 분석한 결과 하드웨어 및 계산지연 시간에 있어 각각 12% 및 50%의 성능 개선을 보인다. 두 번째 제안된 시스톨릭 곱셈기는 암호응용을 위해 선형 어레이로 설계되었으며, O(m)의 면적 복잡도와 O(m)의 시간 복잡도를 가진다. 즉, m+1 개의 동일한 셀들로 이루어지며 m/2+1 사이클마다 곱셈의 결과를 출력한다. 두 번째 곱셈기를 기존의 선형 시스톨릭 곱셈기들과 비교 분석한 결과, 하드웨어, 계산지연 시간, 그리고 처리율에 있어 각각 43%, 83%, 그리고 50%의 성능 개선을 보인다. 또한 제안된 곱셈기들은 높은 규칙성과 모듈성을 가지기 때문에 VLSI 구현에 매우 적합하다. 따라서 GF(2$^{m}$ ) 응용을 위해, 본 연구에서 제안된 곱셈기들을 사용하면 최소의 하드웨어 사용으로 최대의 성능을 얻을 수 있다.

가우시안 정규기저를 이용한 $GF(2^m)$상의 새로운 곱셈 알고리즘 및 VLSI 구조

권순학,김희철,홍춘표,김창훈,Kwon, Soon-Hak,Kim, Hie-Cheol,Hong, Chun-Pyo,Kim, Chang-Hoon 한국통신학회 2006 韓國通信學會論文誌 Vol.31 No.12C

유한체상의 곱셈은 타원곡선 암호시스템의 구현에 있어 가장 중요한 연산 중 하나이다. 본 논문에서는 가우시안 정규기저를 이용하여, $GF(2^m)$상의 새로운 곱셈 알고리즘 및 VLSI 구조를 제안한다. 제안된 곱셈 알고리즘은 정규기저 원소의 대칭성이용과 계수의 인덱스 변형에 기반하며, 타원곡선 암호 시스템을 위해 NIST(National Institute of Standards and Technology) 및 IEEE 1363에서 권고하는 다섯 가지 $GF(2^m)$, $m\in${163, 233, 283, 409, 571}, 모두에 적용 할 수 있다. 제안된 곱셈알고리즘에 기만한 VLSI 구조는 기존의 $GF(2^m)$상의 정규기저 곱셈기에 비해 속도 혹은 하드웨어 면적에 있어 향상된 성능을 보인다. 또한 본 논문에서는 정규기저 원소의 기본 곱셈 행렬을 쉽게 찾을 수 있는 방법을 제시한다. Multiplications in finite fields are one of the most important arithmetic operations for implementations of elliptic curve cryptographic systems. In this paper, we propose a new multiplication algorithm and VLSI architecture over $GF(2^m)$ using Gaussian normal basis. The proposed algorithm is designed by using a symmetric property of normal elements multiplication and transforming coefficients of normal elements. The proposed multiplication algorithm is applicable to all the five recommended fields $GF(2^m)$ for elliptic curve cryptosystems by NIST and IEEE 1363, where $m\in${163, 233, 283, 409, 571}. A new VLSI architecture based on the proposed multiplication algorithm is faster or requires less hardware resources compared with previously proposed normal basis multipliers over $GF(2^m)$. In addition, we gives an easy method finding a basic multiplication matrix of normal elements.

유한 필드 GF ( 2m ) 상에서의 LSB 우선 디지트 시리얼 곱셈기 구현

김창훈(Chang Hoon Kim),홍춘표(Chun Pyo Hong),우종정(Jong Jung Woo) 한국정보처리학회 2002 정보처리학회논문지 A Vol.9 No.3

In this paper we, implement LSB-first digit-serial systolic multiplier for computing modular multiplication A(x)B(x) mod G(x) in finite fields GF(2^m). If input data come in continuously, the implemented multiplier can produce multiplication results at a rate of one every [m/L] clock cycles, where L is the selected digit size. The analysis results show that the proposed architecture leads to a reduction of computational delay time and it has more simple structure than existing digit-serial systolic multiplier. Furthermore, since the propose architecture has the features of regularity, modularity, and unidirectional data flow, it shows good extension characteristics with respect to m and L.

재구성형 태그 아키텍처의 설계 및 성능분석

우종정(Jongjung Woo),홍춘표(Chun-Pyo Hong) 한국정보과학회 1994 정보과학회논문지 Vol.21 No.12

태그는 실행 시간 정보와 기억장치의 내용을 서로 연관시켜주는 유용한 방법이지만, 현재 사용 중인 태그 구현방법들은 많은 문제점들을 안고 있다. 본 논문에서는 이런 문제점을 제거하기 위한 새로운 태그 구현방법으로서 재구성형 태그 아키텍처를 제안한다. 이 방법은 태그와 데이터를 분리시키는 것으로서, 태그 아키텍처 혹은 전통적인 아키텍처로 구성될 수 있으며 태그 캐시를 도입함으로써 데이터와 태그의 격리로 인하여 추가되는 기억장치 교통량을 줄였다. 제안된 태그방식의 효용성을 검증하기 위하여 동적 형태 언어인 Scheme-to-C 를 사용하여 제안한 태그 방법, 다른 두가지 태그 방법 (low 와 high tagging)에 대한 프리미티브 프로시쥬어의 비용을 산출하여 비교했다. 또한 트레이스 구동 모의실험을 통해 태그 캐시가 메모리 교통량에 미치는 영향을 분석했다. Tagging is a useful mechanism for associating the contents of memory locations with runtime information. However, the current tagging techniques have several problems associated with them. In order to eliminate such problems, we propose a new tag implementation approach: the reconfigurable tagged architecture. It can be configured as a tagged architecture or as a non-tagged architecture by locating data separately from its tag. We introduce the tag cache which reduces the additional memory traffic caused by the separation of data and tags. To determine the effectiveness of the proposed architecture, we compute the tag handling cost of the primitive procedures for the proposed tagging and two other tagging schemes (low and high tagging) by using a dynamically typed language, Scheme-to-C, and compare them. In addition, we analyze the effectiveness of the tag cache on the memory traffic by using trace-driven simulation.

One-Dimensional Nickel(Ⅱ) Complex Based upon Bridging Molybdate Ligand

최기영,전강문,박병빈,최숙남,홍춘표,서일환,김진규,박영수,Choe, Gi Yeong,Jeon, Gang Mun,Park, Byeong Bin,Choe, Suk Nam,Hong, Chun Pyo,Seo, Il Hwan,Kim, Jin Gyu,Park, Yeong Su Korean Chemical Society 2000 Bulletin of the Korean Chemical Society Vol.21 No.6

디스크 쓰기 성능 향상을 위한 가장자리 영역 트랙의 이용

우종정(Jong Jung Woo),홍춘표(Chun Pyo Hong) 한국정보처리학회 1999 정보처리학회논문지 Vol.6 No.11

A duplex system enhances reliability by tolerating faults through spatial redundancy. Faults can be detected by duplicating identical tasks in pairs of modules. However, this kind of systems cannot even detect the fault if it occurs coincidently due to either malfunctions of common component such as power supply and clock or due to such environmental disruption as EMI. In the paper, we propose a method to reduce those effects of coincident faults in the duplex controller computer. Specifically, a duplex system tolerates coincident faults by using a sophistication sequencing of scheduling technique with certain timing redundancy. In particular when all tasks should be completed in the sense of real-time, the suggested scheduling method works properly to minimize the probability of faulty tasks due to coincident fault without missing the timing constraints.