" 스테레오 영상에서 폐색에 강인하고 축소된 파라미터를 갖는 신경망"

이광엽,전영민,정준모 한국전기전자학회 2024 전기전자학회논문지 Vol.28 No.1

"본 논문은 스테레오 매칭에서 깊이 맵의 정확도를 높이기 위해 폐색 영역의 매칭 오류를 줄이면서 파라메터의 수를 줄일 수 있는신경망을 제안한다. 이미지를 이용한 상황인식을 보다 정확하게 하기 위해 많은 분야에서 스테레오 매칭기반 객체인식이 활용된다. 복잡한 이미지에 많은 객체가 있을 때 객체간의 겹침과 배경에 의한 가림으로 폐색영역이 발생하여 깊이 맵의 정확도를 낮추게 된다. 이를 해결하기 위해 context 정보를 만들어 cost volume에 결합하거나 폐색영역에 RoI를 만들어 선택하는 기존 연구 방법은신경망의 복잡도를 높여서 학습의 어려움과 구현에 비용이 많이 들게 된다. 본 논문에서는 cost volume 생성전에 지역적인 특징추출을 보다 강화하는 depthwise seperable 신경망을 만들어 파라메터의 수를 줄이고 폐색 오류에 강인한 신경망을 제안한다. 제안한 신경망은 PSMNet에 비하여 파라메터 수를 30% 줄이면서 페색오류에서 5.3%, 테스트 손실에서 3.6% 개선하였다." "This paper proposes a neural network that can reduce the number of parameters while reducing matching errors in occluded regions to increase the accuracy of depth maps in stereo matching. Stereo matching-based object recognition is utilized in many fields to more accurately recognize situations using images. When there are many objects in a complex image, an occluded area is generated due to overlap between objects and occlusion by background, thereby lowering the accuracy of the depth map. To solve this problem, existing research methods that create context information and combine it with the cost volume or RoIselect in the occluded area increase the complexity of neural networks, making it difficult to learn and expensive to implement. In this paper, we create a depthwise seperable neural network that enhances regional feature extraction before cost volume generation, reducing the number of parameters and proposing a neural network that is robust to occlusion errors. Compared to PSMNet, the proposed neural network reduced the number of parameters by 30%, improving 5.3% in color error and 3.6% in test loss."

A design of a floating point unit with 3 stages for a 3D graphics shader engine

이광엽 한국전기전자학회 2007 전기전자학회논문지 Vol.11 No.4

This paper presents a floating point unit(FPU) with 3 stages for a 3D graphics shader engine. It targeted to accelerate 3D graphics in portable device environments. In order to design a balanced architecture for a shader engine, we analyzed shader assembly instructions and estimated the performance of FPU with the method we propose. The proposed unit handles 4-dimensional data through separated two paths that are lead to general operation module and special function module. The proposed FPU is compiled as a form of the cascade FPU with 3 stages to efficiently handle a matrix operation with relatively low hardware overhead. Except some complex instructions that are executed using macro instructions, all instructions complete an operation in a single instruction cycle at 100MHz frequency. A special function module performs all operations in a single clock cycle using the Newton Raphson method with the look-up table.

임베디드 멀티코어 플랫폼을 이용한 차선검출

이광엽,김동한,박태룡,Lee, Kwang-Yeob,Kim, Dong-Han,Park, Tae-Ryoung 한국전기전자학회 2011 전기전자학회논문지 Vol.15 No.3

본 논문은 허프 변환을 이용한 차선 검출 알고리즘의 병렬화 기법을 제안한다. 허프 변환은 영상의 모든 위치에 존재 가능한 모든 후보 ${\Theta}$ 들에 대해 ${\rho}$ 값을 구해야 하므로 연산량이 많기 때문에 연산에 많은 시간이 소요되는 단점이 있다. 이를 멀티코어 환경에서 병렬 처리하는 구조를 제안 한다. 또한 허프 변환 이외에도 전처리 과정에 해당하는 노이즈 제거와 에지 검출도 병렬 처리 하였다. 제안하는 알고리즘은 기존 알고리즘에 비해 5.17배의 성능 향상이 있다. In this paper, we propose a parallelization technique in lane detection by using Hough transform. Hough transform has a weakness that it has a lot computation quantity, because it has to compute ${\rho}$ value in all candidate ${\Theta}$ to be detected in an image. We propose an architecture of parallel processing for this transform in a multi-core environment. The parallel processing has application to Hough transform as well as noise reduction and edge detection. This proposed architecture has 5.17 times improvement in performance compare to the existing algorithm.

래치구조의 저면적 유한체 승산기 설계

이광엽,Lee, Kwang-Youb 한국전기전자학회 2003 전기전자학회논문지 Vol.7 No.1

본 논문은 암호화 장치 및 오류정정부호화 장치 등에서 핵심적으로 사용되고 있는 유한체승산기(finite-field multiplier)의 최적화된 구조를 제안한다. 제안된 구조는 LFSR(Linear Feedback Shift Register)구조를 갖는 유한체 승산기에서 소비전력과 회로면적을 최소화 하여 기존의 LFSR 구조를 바탕으로 하는 유한체 승산기에 비하여 효율적인 승산을 이루도록 한다. 기존의 LFSR 구조의 유한체 승산기는 m비트의 다항식을 승산 하는데 3${\cdot}$m개의 플립플롭(flip-flop)이 필요하다. 1개의 플립플롭은 2개의 래치(latch)로 구성되기 때문에 6${\cdot}$m개의 래치가 소요된다. 본 논문에서는 4${\cdot}$m개의 래치(m 개의 플립플롭과 2${\cdot}$m개의 래치)로 m 비트의 다항식을 승산 할 수 있는 유한체 승산기를 제안하였다. 본 논문의 유한체 승산기는 기존의 LFSR 구조의 유한체 승산기에 비하여 회로구현에 필요한 래치의 개수가 1/3(약 33%)이 감소하였다. 결과적으로 기존의 방법에 비하여 저 소비전력 및 저 면적의 유한체 승산기를 암호화 장치 및 오류정정부호화 장치 등에서 효과적으로 사용이 가능하다. An optimized finite-field multiplier is proposed for encryption and error correction devices. It is based on a modified Linear Feedback Shift Register (LFSR) which has lower power consumption and smaller area than prior LFSR-based finite-field multipliers. The proposed finite field multiplier for GF(2n) multiplies two n-bit polynomials using polynomial basis to produce $z(x)=a(x)^*b(x)$ mod p(x), where p(x) is a irreducible polynomial for the Galois Field. The LFSR based on a serial multiplication structure has less complex circuits than array structures and hybrid structures. It is efficient to use the LFSR structure for systems with limited area and power consumption. The prior finite-field multipliers need 3${\cdot}$m flip-flops for multiplication of m-bit polynomials. Consequently, they need 6${\cdot}$m latches because one flip-flop consists of two latches. The proposed finite-field multiplier requires only 4${\cdot}$m latches for m-bit multiplication, which results in 1/3 smaller area than the prior finite-field multipliers. As a result, it can be used effectively in encryption and error correction devices with low-power consumption and small area.

임베디드 그래픽 프로세서 칩 개발

이광엽 대한전자공학회 2012 전자공학회지 Vol.39 No.9

신기술개발과 시장확대

이광엽 한국상품학회 1984 商品學硏究 Vol.- No.1

GPGPU를 위한 쉐이더 명령어기반 멀티 스레드 관리 기법

이광엽,박태룡,Lee, Kwang-Yeob,Park, Tae-Ryong 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.4

본 논문에서는 모바일환경에 최적화 된 멀티 스레드 모바일 GPGPU를 설계하고, 멀티 스레드로 구성된 모바일 프로세서에서의 효과적인 스레드 관리 기법을 검증한다. 스레드의 제어에는 별도의 하드웨어 없이 소프트웨어 명령어를 기반으로 설계하였다. 스레드 관리 기법의 검증은 차선 검출 알고리즘을 구현하여 nVidia의 CUDA Architecture와 설계한 GPGPU의 스레드 관리 효율을 비교 분석한다. 스레드 효율에서는 CUDA와 비교했을 때 최대 2배까지 높은 효율을 보인다. This thesis is intended to design multi thread mobile GPGPU optimized in mobile environment, and to verify an effective thread management method of the multi thread mobile processor. In thread management, there is no management hardware and implement with software instructions. For the verification of the multi thread management method, Lane detection algorithm was implemented to compare nVidia's CUDA Architecture and the designed GPGPU in terms of thread management efficiency. The number of thread is normalized to 48 threads. An implemented Land Detection Algorithm is composed of Gaussian filter algorithm and Sobel Edge Detection algorithm. As a result, the designed GPGPU's thread efficiency is up to 2 times higher than CUDA's thread efficiency.

VTR Servo Motor 제어용 회로의 IC화 ( Design of VTR Servo Motor IC )

이광엽,임충빈,이문기,김용석,홍현석,김용환,김영웅 한국통신학회 1986 한국통신학회 학술대회논문집 Vol.5 No.2

Memory Latency Penalty를 개선한 SIMT 기반 Stream Processor의 Memory Operation System Architecture 설계

이광엽,Lee, Kwang-Yeob 한국전기전자학회 2014 전기전자학회논문지 Vol.18 No.3

본 논문은 Memory Latency Penalty를 개선한 SIMT Architecture 기반 Stream Processor의 Memory Operation System Architecture를 제안한다. 제안하는 구조는 Non-Blocking Cache Architecture를 적용하여 기존의 Blocking Cache Architecture에서 발생하는 Cache Miss Penalty를 개선하였고 다양한 알고리즘의 처리속도를 비교하여 제안하는 Memory Operation System Architecture를 적용한 Stream Processor의 성능 향상을 검증하였다. 실험은 각 알고리즘의 Memory 명령어의 비율에 따라 향상된 성능을 측정하여 Stream Processor의 성능이 최소 8.2%에서 최대 46.5%까지 향상됨을 확인하였다. In this paper, we propose a memory operation system architecture for memory latency penalty reduction in SIMT architecture based stream processor. The proposed architecture applied non-blocking cache architecture to reduce cache miss penalty generated by blocking cache architecture. We verified that the proposed memory operation architecture improve the performance of the stream processor by comparing processing performances of various algorithms. We measured the performance improvement rate that was improved in accordance with the ratio of memory instruction in each algorithm. As a result, we confirmed that the performance of stream processor improves up to minimum 8.2% and maximum 46.5%.

다중코어 GPU를 위한 병렬처리 보간 알고리즘 구현

이광엽,김치용,Lee, Kwang-Yeob,Kim, Chi-Yong 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.4

최근 디스플레이의 해상도가 높아짐에 따라 그래픽 하드웨어가 처리해야할 데이터량과 연산량이 증가 하고 있다. 특히 레스터라이저의 데이터 처리량이 크게 증가 하고 있다. 본 논문은 높은 해상도의 많은 데이터를 빠르게 처리하기 위하여 레스터라이저를 병렬로 설계 하였다. 본 논문은 레스터라이저의 병렬화를 용이하게 하기 위하여 기존 보간 단계에서 사용하는 Bilinear 알고리즘[1] 대신 삼각형의 무게중심 좌표와 넓이를 이용하는 알고리즘을 사용하였다. 설계한 레스터라이저를 FPGA 환경에서 구현하여 기존 레스터라이저와 비교 검증 하였다. 기존 레스터라이저와 비교 결과 성능이 약 50퍼센트 상승 하였다. As resolution for displays is recently more and more increasing, the amount of data abd calculation that graphic hardware needs to process are also increasing. Especially the amount of data processing by rasterizer is rapidly increasing. This paper used an algorism using coordinates in center of gravity and area for triangle instead of using bilinear algorism[1] used by conventional interpolation, which is to make it easier for parallel processing by rasterizer. This paper implemented designed rasterizer under FPGA environment, and compared it with conventional rasterizer and verified it. This rasterizer is proved to have approximately 50% higher performance compared to conventional one.