IoT 기능을 보유한 냉동·냉장 제품의 신뢰성 확보를 위한 시험항목 프레임워크 설계에 관한 연구

조경록 ( Cho Kyoung Rok ),이정재 ( Lee Jung Jae ),이은서 ( Lee Eun-ser ) 한국정보처리학회 2021 정보처리학회논문지. 소프트웨어 및 데이터 공학 Vol.10 No.6

Recently, frozen and refrigerated appliances on the market are being released with additional IoT functions, but there are few tests on IoT functions. In particular, the existing test system does not have IoT test items for IoT-based frozen and refrigerated appliances, making it difficult for companies to find the cause even if defects occur, and test institutions are also restricted from selecting IoT-related test items and conducting correct performance tests. In this paper, we design a test item framework that can identify product defects and identify causes in the performance test process of frozen and refrigerated products with IoT functions among products in the home appliance field, and propose test methods and management measures using them. Through the proposed research, manufacturers and testing institutions can test the correct performance of IoT-based frozen and refrigerated products, thereby enhancing the completeness and securing reliability of the products.

ZF 알고리즘과 LMS 알고리즘 이용한 선형등화기의 성능 평가

조웅기(Woong-Ki Cho),장일순(Ill-Soon Chang),김경학(Kyoung-Hak Kim),최용경(Yong-Kyoung Choi),조경록(Kyoung-Rok Cho) 한국통신학회 1997 한국통신학회 학술대회논문집 Vol.1997 No.11

RICS-based DSP의 효율적인 임베디드 메모리 인터페이스

김유진,조경록,김성식,정의석,Kim, You-Jin,Cho, Kyoung-Rok,Kim, Sung-Sik,Cheong, Eui-Seok 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.9

본 논문에서는 GMS30C2132마이크로프로세서에 DSP연산을 위하여 128K bytes EPROM과 4K bytes SRAM을 내장하고, 이 과정에서 내/외부 메모리 인터페이스 부분이 프로세서와 1싸이클 엑세스가 이루어지도록 버스 제어 인터페이스 구조를 설계하였다. 내장된 128Kbytes EPROM은 메모리 구조 및 데이터 정렬에 따른 동작을 위해 새로운 데이터 확장 인터페이스 구조와 테스트를 위한 인터페이스 구조를 제안하였으며, 내장된 4K bytes SRAM은 프로세서와 인터페이스를 할 때 DSP 고속 연산에 활용하기 위해 메모리 스택으로써의 이용과 명령어 캐쉬와의 인터페이스, 가변 데이타 크기 제어, 모듈로 4Kb의 어드레싱이 가능한 구조를 채택하여 설계하였다. 본 논문의 새로운 구조 적용으로 내장EPROM, SRAM에서 평균 메모리 엑세스 속도가 종전의 40ns에서 20ns로 감소하였고, 가변 데이타 버스 인터페이스 제어로 프로그램 처리 속도가 2배로 개선되었다. In this paper, we designed an embedded processor with 128Kbytes EPROM and 4Kbytes SRAM based on GMS30C2132 which RISC processor with DSP functions. And a new architecture of bus sharing to control the embedded memory and external memory unit i proposed aiming at one-cycle access between memories and CPU. For embedded 128Kbytes EPROM, we designed the new expansion interface for data size at data ordering with memory organization and the efficient interface for test. The embedded SRAM supports an extended stack area high speed DSP operation, instruction cache and variable data-length control which is accessed with 4K modulo addressing schemes. The proposed new architecture and circuits reduced the memory access cycle time from 40ns and improved operation speed 2-times for program benchmark test. The chip is occupied $108.68mm^2$ using $0.6{\mu}m$ CMOS technology.

Single Transistor Pipeline 구조를 갖는 Phase Accumulator 설계

최은주,조경록 ( Eun Ju Choi,Kyoung Rok Cho ) 충북대학교 산업과학기술연구소 1996 산업과학기술연구 논문집 Vol.10 No.1

Abstract_Roman Frequency synthesizer skill is phase locked loop and direct digital frequency synthesis. Direct digital frequency synthesizer is more efficient. High frequency synthesis require high speed of phase accumulator. This paper have pipeline str

광대역의 동작 범위(Dynamic Range)를 갖는 CMOS 이미지 센서 설계

양성현,조경록,Yang, Sung-Hyun,Cho, Kyoung-Rok 대한전자공학회 2001 電子工學會論文誌-SC (System and control) Vol.38 No.3

본 논문에서는 CMOS 이미지 센서의 동작 범위(Dynamic Range; DR)를 높이기 위해서, multiple sampling 방법과 조건적 reset 기능을 갖는 새로운 픽셀 회로를 제안한다. 제안된 구조는 한 번의 integration 시간 내에서 픽셀의 출력이 일정한 간격으로 여러 번 sampling되고 sampling된 각 신호는 기준 전압과 비교되며 이 결과에 따라 해당 픽셀을 rest 할지의 여부가 결정된다. 제안된 방법을 사용하면 이미지 센서의 최대 DR은 축적 기간 동안의 총 sampling 회수인 N 배로 증가될 수 있다. 테스트 칩은 0.65-${\mu}m$ CMOS 공정(2-P, 2-M)으로 제작되었으며 이에 대한 측정결과로 본 논문의 알고리듬이 DR의 증가에 효과적임을 확인하였다. In this paper, we proposed a new pixel circuit of the CMOS image sensor for high dynamic range operation, which is based on a multiple sampling scheme and a conditional reset circuit. To expand the pixel dynamic range, the output is multiple-sampled in the integration time. In each sampling, the pixel output is compared with a reference voltage, and the result of comparison may activate the conditional reset circuit. The times of conditional reset, N, during the integration will contribute to the increase of the dynamic range by the times of N. The test chip was fabricated with 0.65-${\mu}m$ CMOS technology (2-P, 2-M).

IEEE 802.11a PHY의 반송과 주파수 옵셋 보정을 위한 $tan^{-1}$ 회로 설계

김수영,임춘식,조경록,Kim, Su-Young,Lim, Choon-Sik,Cho, Kyoung-Rok 한국통신학회 2003 韓國通信學會論文誌 Vol.28 No.4A

본 논문에서는 IEEE 802.11a 무선 OFDM 시스템의 반송파 주파수 옵셋 추정에 필요한 $tan^{-1}$ 회로를 구현하였다. 제안된 회로는 위상의 간격이 0.0491 rad 이내로 반송파 주파수 옵셋을 추정할 수 있으며, 나눗셈기, $tan^{-1}$ ROM, 위상 결정기로 구성되어 있다. FPGA를 이용하여 구현한 회로는 AWGN 5dB에서 ${\pm}625KHz$의 범위를 추정할 수 있으며 IEEE 802.11a 무선 랜 규격에 적합하다. In this paper, an $tan^{-1}$ circuit for the frequency synchronization of OFDM based IEEE 802.11a is presented. The proposed circuit consists of a divider, an $tan^{-1}$ ROM and a phase detector, which can detect frequency offset within 0.0491 rad. The circuit implemented with FPGA shows a pull-in range of under ${\pm}625KHz$ at 5dB AWGN. It may be useful for IEEE 802.11a WLAN standard.

확률분포 특성을 이용한 OFDM용 IFFT∪FFT프로세서 설계

최원철,이현,조경록,Choi, Won-Chul,Lee, Hyun,Cho, Kyoung-Rok 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.12

본 논문에서는 통계적 분석 방법으로 IEEE 802.11a WLAN의 OFDM 모뎀용 IFFT 및 FFT의 양자화 에러를 최소화하는 설계방법을 제안한다. 제안된 방법은 IFFT 및 FFT의 회전계수(twiddle coefficient)에 통계적으로 계산된 계수를 적용하여 회전계수를 수정하는 새로운 알고리즘을 사용한다. 본 논문에서는 알고리즘을 radix-2² SDF(single-path delay feedback) 구조에 적용하여 설계하였고 IFFT와 FFT의 대칭적 성질을 이용하여 회로블록을 공유하도록 하였다. 회로 레벨에서 설계된 입출력 10비트인 송신단의 IFFT와 수신단의 FFT가 자기루프 구조 가졌을 때 최대 양자화 오차는 0.0021이다. 기존의 선형확장 회전계수의 최대 양자화 오차가 0.0087로 측정되었기 때문에 제안된 프로세서가 3비트 효율이 좋다. In this paper, we propose an IFFT/FFT design method to minimize quantization error in IEEE 802.11a WLAN. In the proposed algorithm, the twiddle coefficient of IFFT/FFT processor is manipulated by the statistics distribution of the input data at each stage. We applies this algorithm to radix-2/$^2$ SDF architecture. Both IFFT and FFT processor shares the circuit blocks cause to the symmetric architecture. The maximum quantization error with the 10 bits length of the input and output data is 0.0021 in IFFT and FFT that has a self-loop structure with the proposed method. As a result, the proposed architecture saves 3bits for the data to keep the same resolution compared with the conventional method.

고속 Embedded Processor에서 EMI 최소화 회로

김성식,정의석,조경록,Kim, Sung-Sik,Cheong, Eui-Seok,Cho, Kyoung-Rok 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.1

휴대용 통신장비를 비롯한 각종 전자기기는 고집적화 및 소형화 되고 있으며, 이러한 전자기기는 무수히 많은 원하지 않은 전자파를 발생시키고 있다. 이에 따라 EMI 영향을 최소화 하기 위한 연구가 요구되며, 본 연구에서는 전자기기를 구성하는 각 회로들의 반도체 설계 단계에서의 EMI발생 원인을 분석하여 병렬 버퍼의 출력 구동회로와 decoupling 커페시터를 이용하여 EMI를 최소화하는 회로를 제안한다. 이를 i8052에 적용하여 칩을 제작하고 측정한 결과 delta 전류는 1/3으로 감소하였고 EMI는 10dBuV 이상 개선된 결과를 얻었다. All kinds of electronic machinery including portable communication system are being smaller size and are used at high frequency. It generates a lot of unwanted noise signals called electromagnetic interface (EMI). This paper presents an analysis result of EMI generation in VLSI and propose new circuits to minimize of EMI using I/O driver with parallel buffer architecture and distributed decoupling capacitor in a chip. The proposed circuits are evaluated with i8052 MCU which is shown reducing of delta current 1/3 times and improvement of EMI more 10dBuV compared with conventional processors.

전하 공유 및 글리치 최소화를 위한 D-플립플롭

양성현,민경철,조경록,Yang, Sung-Hyun,Min, Kyoung-Chul,Cho, Kyoung-Rok 대한전자공학회 2002 電子工學會論文誌-SC (System and control) Vol.39 No.4

본 논문에서는 전하 공유와 글리치 문제를 최소화한 새로운 동적 D-플립플롭을 제안하고, 이를 이용하여 128/129 분주 프리스케일러(prescaler)를 설계한다. 전하 공유 문제와 글리치 문제를 최소화함으로써 회로 동작의 신뢰도를 향상시켰으며 스위칭 트랜지스터의 공유로 전류 path를 줄여 저전력 특성을 얻을 수 있다. 또한 제안된 동적 D-플립플롭은 안정된 edge-trigger 동작을 보장하도록 설계되었다. 제안된 플립플롭의 성능 평가를 위해 $0.6{\mu}m$ CMOS 공정을 이용하여 128/129 분주 프리스케일러를 구성하였다. 5V 공급전압에서 최대 1.97GHz의 주파수까지 동작함을 확인하였으며 이때의 전류 소모는 7.453mA였다. In this paper, a new dynamic D-flip-flop which does not suffer from charge sharing and glitch problems is proposed. And a dual-modulus divide-by-128/129 prescaler has been designed with the proposed D-flip-flops using a 0.6$0.6{\mu}m$ CMOS technology. Eleven-transistor architecture enables it to operate at the higher frequency range and the transistor merging technique contributes to the reduction of power consumption. At 5V supply voltage, the simulated maximum operating frequency and the current consumption of the divide-by-128/129 prescaler are 1.97GHz and 7.453mA, respectively.

새로운 저전력 전가산기 회로 설계

강성태,박성희,조경록,유영갑,Kang, Sung-Tae,Park, Seong-Hee,Cho, Kyoung-Rok,You, Young-Gap 대한전자공학회 2001 電子工學會論文誌-SC (System and control) Vol.38 No.3

본 논문에서는 10개의 트랜지스터를 이용한 새로운 저전력 전가산기의 회로를 제안한다. 회로는 six-transistor CMOS XOR 회로를 기본으로 하여 XOR 출력뿐만 아니라 XNOR 출력을 생성하며, 전가산기를 구성하는 트랜지스터의 수를 줄임과 동시에 단락회로를 없앰으로써 저전력 설계에 유리하게 하였다. 실측 회로의 크기 평가를 위해서 0.65 ${\mu}m$ ASIC 공정으로 의해 레이아웃을 하고 HSPICE를 이용해서 시뮬레이션을 하였다. 제안한 가신기의 셀을 이용하여 2bit, 8bit 리플 캐리 가산기를 구성하여 소비 전력, 지연 시간, 상승시간, 하강시간에 대한 시뮬레이션 결과로 제안한 회로를 검증하였다. 25MHz부터 50MHz까지의 클럭을 사용하였다. 8bit 리플 캐리 전가산기로 구현하였을 때의 소모되는 전력을 살펴보면 기존의 transmission function full adder (TFA) 설계보다는 약 70% 정도, 그리고 14개의 transistor (TR14)[4]를 쓰는 설계보다는 약 60% 우수한 특성을 보이고 있다. 또한 신호의 지연시간은 기존의 회로, TFA, TR14 보다 1/2배 정도 짧고, 선호의 상승시간과 하강 시간의 경우는 기존 회로의 2${\sim}$3배 정도 빠르게 나타났다. In this paper, a novel low power full adder circuit comprising only 10 transistors is proposed. The circuit is based on the six -transistor CMOS XOR circuit, which generates both XOR and XNOR signals and pass transistors. This adder circuit provides a good low power characteristics due to the smaller number of transistors and the elimination of short circuit current paths. Layouts have been carried out using a 0.65 ${\mu}m$ ASIC design rule for evaluation purposes. The physical design has been evaluated using HSPICE at 25MHz to 50MHz. The proposed circuit has been used to build 2bit and 8bit ripple carry adders, which are used for evaluation of power consumption, time delay and rise and fall time. The proposed circuit shows substantially improved power consumption characteristics, about 70% lower than transmission gate full adder (TFA), and 60% lower than a design using 14 transistors (TR14). Delay and signal rise and fall time are also far shorter than other conventional designs such as TFA and TR14.