멀티미디어 명령어를 강화한 슈퍼스칼라 RISC 마이크로프로세서 구조

이용환(Yong Hwan Lee),문병인(Byung In Moon),이용석(Yong Surk Lee) 대한전자공학회 1999 대한전자공학회 학술대회 Vol.1999 No.11

Radix-4 SRT 알고리즘을 사용한 고성능 나눗셈 연산기의 설계

이원(Won Lee),이용환(Yong Hwan Lee),이용석(Yong Surk Lee) 대한전자공학회 1995 대한전자공학회 학술대회 Vol.1995 No.12

고성능 프로세서를 위한 카운터 기반의 캐시 교체 알고리즘

정도영,이용석,Jung, Do Young,Lee, Yong Surk 대한전자공학회 2013 전자공학회논문지 Vol.50 No.6

캐시 메모리의 성능에 큰 영향을 미치는 요소 중 하나인 캐시 교체 알고리즘 중에서 가장 최적의 성능을 가지는 알고리즘은 LRU알고리즘이다. LRU알고리즘은 데이터의 temporal locality특성이 강한 프로그램에서 좋은 성능을 보여주지만, 그렇지 않은 프로그램에서는 많은 캐시 미스를 발생시킨다. 본 논문에서는 LRU알고리즘의 이러한 단점을 개선하기 위한 새로운 카운터 기반 교체 알고리즘인 DCR(Dynamic Counter based Replacement) 알고리즘을 제안한다. 본 논문에서는 캐시에 저장된 이후로 교체되기 전까지 다시 사용되지 않는 데이터인 zero reuse line의 발생 추이를 관찰함으로써 프로그램의 temporal locality 특성이 시간에 따라 동적으로 변화함을 보였다. 그리고 이에 착안하여 제안하는 DCR 알고리즘은 주기적으로 zero reuse line의 수를 카운트하여 프로그램의 temporal locality 변화에 대응할 수 있도록 하였다. DCR 알고리즘은 기존의 LRU알고리즘과 비교하여 최대 2.7%, 평균 0.47%의 미스율 감소를 보였다. Replacement policy is one of the key factors determining the effectiveness of a cache. The LRU replacement policy has remained the standard for caches for many years. However, the traditional LRU has ineffective performance in zero-reuse line intensive workloads, although it performs well in high temporal locality workloads. To address this problem, We propose a new replacement policy; DCR(Dynamic Counter based Replacement) policy. A temporal locality of workload dynamically changes across time and DCR policy is based on the detection of these changing. DCR policy improves cache miss rate over a traditional LRU policy, by as much as 2.7% at maximum and 0.47% at average.

GF(2m)에서의 사칙연산을 수행하는 GFAU의 설계GF(2m)

김문경,이용석,Kim, Moon-Gyung,Lee, Yong-Surk 한국통신학회 2003 韓國通信學會論文誌 Vol.28 No.2A

This paper proposes Galois Field Arithmetic Unit(GFAU) whose structure does addition, multiplication and division in GF(2m). GFAU can execute maximum two additions, or two multiplications, or one addition and one multiplication. The base architecture of this GFAU is a divider based on modified Euclid's algorithm. The divider was modified to enable multiplication and addition, and the modified divider with the control logic became GFAU. The GFAU for GF(2193) was implemented with Verilog HDL with top-down methodology, and it was improved and verified by a cycle-based simulator written in C-language. The verified model was synthesized with Samsung 0.35um, 3.3V CMOS standard cell library, and it operates at 104.7MHz in the worst case of 3.0V, 85$^{\circ}C$, and it has about 25,889 gates. 본 논문에서는 GF(2m) 상에서의 ECC 암호화 알고리즘을 지원하기 위한 GFAU(Galois Field Arithmetic Unit)의 구조를 제안한다. GFAU는 GF(2m)상에서의 덧셈, 곱셈, 나눗셈을 수행하며 동시에 두 개의 덧셈이나 두 개의 곱셈, 또는 하나의 덧셈과 하나의 곱셈을 동시에 처리할 수 있는 능력을 가지고 있다. 기본 구조는 변형된 유클리드 알고리즘의 나눗셈기를 기반으로 제안되었으며, 이 기본구조에 곱셈기 및 덧셈기의 기능을 추가하여 제어부와 함께 구현되었다. GF(2193)을 위한 GFAU는 Verilog-HDL를 이용하여 하향식설계방식으로 구현되었고 C-언어로 작성된 사이클 단위 시뮬레이터를 이용하여 개선되고 검증되었다. 검증된 모델은 삼성 0.35um, 3.3V CMOS 표준 셀 라이브러리로 합성되었으며 최악조건 3.0V, 85$^{\circ}C$ 에서 104.7MHz의 주파수에서 동작하며, 전체 게이트 수는 약 25,889이다.

순차적 SMT Processor를 위한 Scoreboard Array와 포트 중재 모듈의 구현

허창용,홍인표,이용석,Heo, Chang-Yong,Hong, In-Pyo,Lee, Yong-Surk 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.6

SMT(Simultaneous Multi Threading)구조는 여러 개의 독립적인 쓰레드들로부터의 명령어들을 이용하여, 이슈 슬롯을 채울 수 있도록 하는 쓰레드 레벨 병렬 성을 사용함으로서, 결국 프로세서의 성능을 향상시킨다. 독립적인 여러 개의 준비된 쓰레드들을 갖는다는 것은 실행 유닛들이 무용의 상태로 남아 있는 가능성을 줄일 수 있다는 의미이며, 이러한 사항은 결국 프로세서의 효율성을 증가 시키게 된다. SMT 프로세서에서 그러한 이점을 이용하기 위해서는, 이슈 유닛은 서로 다른 쓰레드들로부터의 여러 명령어들 간의 흐름을 제어해서, 그러한 명령어들 사이에서 충돌이 일어나지 않도록 해야 하지만, 이러한 사실로 인해 SMT 프로세서의 이슈 로직은 매우 복잡해지게 된다. 따라서, 본 논문에서 제안된 SMT 구조는 순차적 이슈와 완료 방식을 채택하여, 복잡한 레지스터 리네이밍이나 재순차 버퍼 등을 사용할 필요가 없이 비교적 간단한 스코어보드 어레이만을 사용하는 이슈 구조를 사용할 수 있게 하였다, 그러나, 여전히 SMT용 스코어보드 구조는 일반적인 단일 쓰레드의 범용 프로세서의 경우보다는 훨씬 더 복잡하고 많은 비용이 소요된다. 본 논문은 ARM 기본의 순차적 SMT 아키텍처 상에서의 최적의 스코어보드메커니즘에 대한 구현을 제안한다. SMT(Simultaneous Multi Threading) architecture uses TLP(Thread Level Parallelism) and increases processor throughput, such that issue slots can be filled with instructions from multiple independent threads. Having multiple ready threads reduces the probability that a functional unit is left idle, which increases processor efficiency. To utilize those advantages for the SMT processors, the issue unit must control the flow of instructions from different threads and not create conflicts among those instructions, which make the SMT issue logic extremely complex. Therefore, our SMT architecture, which is modeled in this paper, uses an in-order-issue and completion scheme, and therefore, can use a simple issue mechanism with a scoreboard already instead of using register renaming or a reorder buffer. However, an SMT scoreboarding mechanism is still more complex and costlier than that of a single threaded conventional processor. This paper proposes an optimal implementation of a scoreboarding mechanism for an ARM-based SMT architecture.

H.264/AVC 표준의 디블록킹 필터를 가속하기 위한 ASIP 설계

이형표(Hyoung Pyo Lee),이용석(Yong Surk Lee) 대한전자공학회 2008 電子工學會論文誌-CI (Computer and Information) Vol.45 No.3

복호된 영상의 블록 경계에서 발생하는 왜곡을 보정하기 위해 사용된 H.264/AVC 표준의 디블록킹 필터는 개선된 품질의 영상을 제공하지만, 이에 사용되는 복잡한 필터링 연산은 복호기의 처리 시간을 지연시키는 주된 요인이 되고 있다. 본 논문에서는 이러한 필터링 연산을 더 빠르게 수행할 수 있는 명령어를 제안하고 ASIP을 구성하여 디블록킹 필터를 가속하였다. LISA를 이용하여 MIPS 기반의 기준 프로세서를 설계하고 디블록킹 필터 모델을 시뮬레이션하여 제안하는 명령어 적용에 따른 실행 사이클의 성능 향상을 비교하였으며, 설계된 기준 프로세서를 CoWare의 Processor Designer를 통해 HDL을 생성하고 Synopsys의 Design Compiler를 이용하여 TSMC 0.25㎛ 공정으로 합성하고 제안하는 명령어를 추가할 경우에 대해 면적 및 동작 지연시간 등을 비교하였다. 합성 결과, 제안하는 명령어 셋을 적용함에 따라 면적 및 동작 지연시간에서 각각 7.5%와 3.2%의 증가를 보였으며, 이로 인해 실행 사이클 면에서는 평균 18.18%의 성능 향상을 보였다. Though a deblocking filter of H.264/AVC provides enhanced image quality by removing blocking artifact on block boundary, the complex filtering operation on this process is a dominant factor of the whole decoding time. In this paper, we designed an ASIP to accelerate deblocking filter operation with the proposed instruction set. We designed a processor based on a MIPS structure with LISA, simulated a deblocking filter model, and compared the execution time on the proposed instruction set. In addition, we generated HDL model of the processor through CoWare's Processor Designer and synthesized with TSMC 0.25㎛ CMOS cell library by Synopsys Design Compiler. As the result of the synthesis, the area and delay time increased 7.5% and 3.2%, respectively. However, due to the proposed instruction set, total execution performance is improved by 18.18% on average.

H.264/AVC 비디오 코덱을 위한 효율적인 자료 재사용 디블록킹 필터 알고리즘

이형표(Hyoung Pyo Lee),이용석(Yong Surk Lee) 대한전자공학회 2007 電子工學會論文誌-CI (Computer and Information) Vol.44 No.6

H.264/AVC 표준은 복호된 영상의 블록간 경계면에서 발생하는 왜곡 및 불연속성을 보정하기 위하여 디블록킹 필터를 사용하여 더 나은 품질을 제공하였다. 하지만 이 과정에서 수많은 메모리 참조연산이 불가피하였으며, 이로 인해 전체 복호기의 처리 시간을 지연시키는 결과를 초래하였다. 본 논문에서는 이러한 디블록킹 필터의 처리 속도를 높이기 위한 자료 재사용 알고리즘을 제안한다. 자료 재사용을 위하여, 새로운 필터링 순서를 제안하여 메모리 참조를 감소시키고 디블록킹 필터의 처리 속도를 높인다. 제안된 알고리즘을 모델링하여 ARM ADS1.2에서 컴파일하고 ARM966E-S프로세서 시스템을 Armulator를 이용하여 시뮬레이션 하였다. 실험 결과, H.264/AVC 표준보다 매크로블록 당 실행 사이클, 메모리 참조 사이클에서 각각 58.45%, 57.93%의 성능 향상을 보였다. H.264/AVC provides better quality than other algorithms by using a deblocking filter to remove blocking distortion on block boundary of the decoded picture. However, this filtering process includes lots of memory accesses, which cause delay of overall decoding time. In this paper, we propose a data-reuse algorithm to speed up the process for the deblocking filter. To reuse the data, a new filtering order is suggested. By using this order, we reduce the memory access and accelerate the deblocking filter. The modeling of proposed algorithm is compiled under ARM ADS1.2 and simulated with Armulator. The results of the experiment compared with H.264/AVC standard are achieved on average 58.45% and 57.93% performance improvements at execution cycles and memory access cycles, respectively.

EPC RFID 프로토콜 제너레이션 2 클래스 1 태그 디지털 코덱 설계

이용주,조정현,김형규,김상훈,이용석,Lee Yong-Joo,Jo Jung-Hyeon,Kim Hyung-Kyu,Kim Sag-Hoon,Lee Yong-Surk 한국통신학회 2006 韓國通信學會論文誌 Vol.31 No.3A

본 논문에서는 RFID 표준 중의 하나인 EPC 글로벌 제너레이션 2 클래스 1(EPC global generation 2 class 1) 태그의 설계에 대하여 논하였다. RFID 표준에 관한 연구나 충돌 방지(anti-collision) 알고리즘에 관한 연구는 많이 진행이 되었지만 태그디지털 코덱 아키텍처 하드웨어의 구체적인 설계에 관한 논문은 아직 없는 실정이기 때문에 본 논문에서 연구하게 되었다. 본 논문의 목적은 RFID 태그 블록의 구성 및 기능설계에 관한 연구를 함으로써 대략적인 전력소모, 하드웨어 크기 등에 대한 방향을 제시하고있다. 스탠더드 셀 라이브러리 합성방식을 사용하여 합성한 결과 설계된 디지털 코덱의 크기는 111640.328125개(인버터 개수)였고 소모 전력은 동적 소모 전력을 기준으로 10.3575uW로 추정되었다. 풀커스텀(full-custom)방식을 사용할 경우, 더욱 개선된 효과를 발휘할 것으로 보인다. In this paper, we designed a digital codec of an RFID tag for EPC global generation 2 class 1. There are a large number of studies on RRD standard and anti-collision algorithm but few studies on the design of digital parts of the RFID tag itself. For this reason, we studied and designed the digital codec hardware for EPC global generation 2 class 1 tag. The purpose of this paper is not to improve former studies but to present the hardware architecture, an estimation of hardware size and power consumption of digital part of the RFID tag. Results are synthesized using Synopsys with a 0.35um standard cell library. The hardware size is estimated to be 111640 equivalent inverters and dynamic power is estimated to be 10.4uW. It can be improved through full-custom design, but we designed using a standard cell library because it is faster and more efficient in the verification and the estimation of the design.

UHF대역 RFID 수신단(리더)의 지터(비트동기) 및 글리치 제거회로 설계

김상훈,이용주,심재희,이용석,Kim, Sang-Hoon,Lee, Yong-Joo,Sim, Jae-Hee,Lee, Yong-Surk 한국통신학회 2007 韓國通信學會論文誌 Vol.32 No.1A

본 논문에서는 ISO/IEC 18000-6C 표준안을 만족하는 UHF대역 RFID 수신단(리더)의 지터(Jitter)처리와 글리치제거 알고리듬 및 설계방안을 제안하고 이를 이용한 리더를 구현하여 실제 TI(Texas instrument) Gen2 태그의 응답을 분석하였다. ISO/IEC 18000-6C표준안은 Reader에서 Tag로 데이터 전송 시 +/-1%의 오차와 Tag에서 Reader로 데이터 전송 시 최대 +/-22%의 오차를 허용하도록 정의하고 있다. 이러한 허용오차범위 내의 데이터에 대해 본 논문에서 제시한 회로는 기존의 PLL(DPLL, ADPLL)을 이용한 방식이 아닌 최대허용치(tolerance)와 허용치누적을 이용하여 일정치의 오차범위를 허용하며 디코딩 하도록 설계하였다. 또한 글리치와 지터제거 알고리듬의 기본원리를 동일하게 구성하여 글리치제거와 지터제거를 따로 구분하지 않고 하나의 기능으로 동작하게 한다. 주 클럭은 19.2MHz로 설정하였으며 LF는 국내 전파법에 맞도록 40kHz로 설정하였다 시뮬레이션결과 15%이하의 위상지터를 가진 입력데이터에 대해 판독에러율은 0이었으며 $15%{\sim}22%$ 위상지터를 가진 입력데이터에 대해서 는 0.000589였다. 그러나 동적LF생성회로를 사용한 결과 $15%{\sim}22%$ 위상변화를 가진 입력데이터에 대해 판독에러율은 0이었으며 표준안에 정의된 최대 +/-22%오차 범위내의 지터 발생에 대해서 판독에러율은 0이었다. In this paper, we propose an implementation and an algorithm of 'Jitter and Glitch Removing Circuit' for UHF RFID reader system based on ISO/IEC 18000-6C standard. We analyze the response of TI(Texas Instrument) Gen2 tag with a reader using the proposed algorithm. In ISO/IEC 18000-6C standard, a bit rate accuracy(tolerance) is up to +/-22% during tag-to-interrogator communication and +/-1% during interrogator-to-tag communication. In order to solve tolerance problems, we implement the Jitter and Glitch Removing Circuit using the concept of tolerance and tolerance-accumulation instead of PLL(DPLL, ADPLL). The main clock is 19.2MHz and the LF(Link Frequency) is determined as 40kHz to meet the local radio regulation in korea. As a result of simulations, the error-rate is zero within 15% tolerance of tag responses. And in the case of using the adaptive LF generation circuit, the error-rate varies from 0.000589 to zero between 15% and 22% tolerance of tag responses. In conclusion, the error-rate is zero between 0%-22% tolerance of tag response specified in ISO/IEC 18000-6C standard.

스위칭 엑티비티를 최소화한 저전력 DCT 아키텍쳐 구현

김산,박종수,이용주,이용석,Kim San,Park Jong-Su,Lee Yong-Joo,Lee Yong-Surk 한국통신학회 2006 韓國通信學會論文誌 Vol.31 No.6C

저전력 설계는 시스템의 소모전력을 줄임으로써 에너지 절약과 함께 휴대용 장치의 배터리 수명을 극대화시킴에 있어 직면한 가장 중요한 문제이다. 본 논문에서는 개량형 CSHM을 이용하여 저전력 DCT 구조를 제안하였다. 제안된 구조는 Computation Sharing Multiplication 연산 과정 중 불필요한 비트에 대한 연산을 수행하지 않는다. 실험 결과, 기존의 DCT 알고리즘과 동일한 연산 결과를 보이면서도 최대 약 9%의 소모전력이 감소하였다. 따라서 제안된 저전력 DCT 구조는 저전력 및 고성능으로 DCT 알고리즘을 처리해야하는 휴대용 멀티미디어 시스템에 적용이 가능하다. Low-power design is one of the most important challenges encountered in maximizing battery life in portable devices as well as saving energy during system operation. In this paper we propose a low-power DCT (Discrete Cosine Transform) architecture using a modified Computation Sharing Multiplication (CSHM). The overall rate of Power consumption is reduced during DCT: the proposed architecture does not perform arithmetic operations on unnecessary bits during the Computation Sharing Multiplication calculations. Experimental results show that it is possible to reduce power dissipation up to about $7\sim8%$ without compromising the final DCT results. The proposed low-power DCT architecture can be applied to consumer electronics as well as portable multimedia systems requiring high throughput and low-power.