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Design Methodology of System-Level Simulators for Wideband CDMA Cellular Standards
박성경,Park, Sungkyung The Korea Society for Simulation 2013 한국시뮬레이션학회 논문지 Vol.22 No.1
이 논문에서는 EV-DO나 브로드캐스트 멀티캐스트 서비스와 같은 CDMA 셀룰러 표준을 목표로 하는 시스템 수준 시뮬레이터의 설계 방법론을 소개한다. 셀 레이아웃, 모바일 분포, 채널 모델링, 수신 전력 계산, 스케줄링, 패킷 에러 예측, 트래픽 생성 등의 절차를 따라 가면서, 시스템 수준 시뮬레이터의 기본 구조와 시뮬레이션 흐름을 기술하였다. 시뮬레이터를 모델링하기 위해, CDMA 시스템과 EV-DO 방송 시스템의 순방향 링크에서의 패킷 데이터 전송을 고려하였다. 셀룰러 표준을 위한 시스템 수준 시뮬레이터는 상위 수준 언어로 모델링 및 개발 되었고, 용량과 커버리지를 포함한 에어 접속부 성능 지표들을 계산 및 예측하는 데에 이용되었다. This tutorial paper presents the design methodology of system-level simulators targeted for code division multiple access (CDMA) cellular standards such as EV-DO (Evolution-Data Only) and broadcast multicast service (BCMCS). The basic structure and simulation flow of system-level simulators are delineated, following the procedure of cell layout, mobile drops, channel modeling, received power calculation, scheduling, packet error prediction, and traffic generation. Packet data transmissions on the forward link of CDMA systems and EV-DO BCMCS systems are considered for modeling simulators. System-level simulators for cellular standards are modeled and developed with high-level languages and utilized to evaluate and predict air interface performance metrics including capacity and coverage.
해밍코드를 이용한 효율적인 Hybrid ARQ 시스템의 성능분석
박성경,김신영,강창언 한국통신학회 1988 韓國通信學會論文誌 Vol.13 No.6
본 논문에서는 유한 버터용량을 간는 SR(Selectice-Respeat) ARQ(Automatic-Repeat-Request)방식과 1개의 에러는 정정하고 2개의 에러를 검출하는(63, 56) 순환해밍 코드를 결합한 hybrid ARQ방식에 대하여 연구하였다. 컴퓨터 시뮬레이션 결과 1개의 에러를 정정함으로써 전송효율이 증가됨을 알 수 있었으며, 2개의 에러를 검출하여 재전송에 의해서 뒤바뀐 코드워드의 순서를 바로잡아 수신자(user)에게 전달함을 보여주었다. 성능분석에서는 FEC(Forward-Error-Correction)방식이나 이상적인 SR ARQ방식보다 본 시스템의 전송효율과 신뢰도가 우수하며 특히, 채널에러율이 $10^{-2}$~$10^{-3}$정도로 높은 경우 더욱 효율적임을 보여주었다. In this paper, the hybrid ARQ scheme, which is incorporated the selective-repeat ARQ system with the finite receiver buffer and the single-error-correcting and double-error-detecting(63.56) cyclic Hamming code system, has been investigated. As a result of simulation, the proposed hybrid ARQ scheme shows that that throughput efficiencies are improved by one error correction, and that the reversed codewords due to retransmission are delivered to the user in order by means of detecting two errors. The hybrid ARQ scheme significantly outperforms the FEC or the ideal selective-repeat ARQ system in the respect of throughput and reliability, especially when the channel error rate is approximately in the range from $10^{-2}$~$10^{-3}$.
박성경,Park, Sungkyung 한국전기전자학회 2013 전기전자학회논문지 Vol.17 No.3
주파수 판별기는 주파수를 디지털 비트 신호로 변환해주는 회로로서 변조기, 동기화 회로 등에 쓰인다. 본 논문에서는 여러 종류의 일차, 이차 주파수 판별기의 구조를 모델링하고 양자화 잡음 성능을 분석하며, 새로운 구조의 델타-시그마 주파수 판별기 구조를 제안한다. 이론적 분석과 유도된 수식으로부터 출구 잡음을 구하고 모의실험으로 타당성을 검증하였다. 제안된 주파수 판별기는 전 디지털 회로로서 전 디지털 위상 잠금 루프의 궤환 경로에 적용될 수 있다. Frequency detector is a circuit that converts the frequency to a digital representation and finds its application in various fields such as modulator and synchronization circuitry. In this paper, a couple of first-order and second-order frequency discriminator structures are modeled and analyzed with their quantization noise sources. Also a delta-sigma frequency detector architecture is proposed. Through theoretical analysis and derived equations, the output noise is obtained, which is validated by simulation. The proposed all-digital frequency discriminator may be applied in the feedback path of the all-digital phase-locked loop.