http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
Delay Fault Test for Interconnection on Boards and SoCs
이현빈(Hyunbean Yi),김두영(Dooyoung Kim),한주희(Juhee Han),박성주(Sungju Park) 한국정보과학회 2007 정보과학회논문지 : 시스템 및 이론 Vol.34 No.1·2
This paper proposes an interconnect delay fault test (IDFT) solution on boards and SoCs based on IEEE 1149.1 and IEEE P1500. A new IDFT system clock rising edge generator which forces output boundary scan cells to update test data at the rising edge of system clock and input boundary scan cells to capture the test data at the next rising edge of the system clock is introduced. Using this proposed circuit, IDFT for interconnects synchronized to different system clocks in frequency can be achieved efficiently. Moreover, the proposed IDFT technique does not require any modification of the boundary scan cells or the standard TAP controller and simplifies the test procedure and reduces the area overhead. 본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.
이현빈(Hyunbean Yi),김주섭(Jusub Kim),박성주(Sungju Park),박창원(Changwon Park) 한국정보과학회 2005 한국정보과학회 학술발표논문집 Vol.32 No.1
본 논문은 통신 시스템에서 오류 검출을 위해 널리 사용되고 있는 회로의 병렬 Cyclic Redundancy Check (CRC) 구현을 위한 최적화 알고리즘을 제시한다. 논리 단을 최소로 하면서 가능한 많은 공유 텀을 찾아 매핑 함으로써 속도 및 게이트 수를 줄인다. 본 논문에서는 이더넷의 32비트 CRC를 병렬로 구현하여 성능평가를 하였다. FPGA 및 표준 셀 라이브러리를 이용하여 합성하였으며,기존의 방식에 비해 속도와 면적 모두 향상되었음을 보여준다.
IEEE 1500 래퍼를 이용한 효과적인 AMBA 기반 시스템-온-칩 코아 테스트
이현빈(Hyunbean Yi),한주희(Juhee Han),김병진(Byeongjin Kim),박성주(Sungju Park) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.2
본 논문에서는 Advanced Microcontroller Bus Architecture (AMBA) 기반 System-on-Chip (SoC) 테스트를 위한 임베디드 코어 테스트 래퍼를 제시한다. IEEE 1500 과의 호환성을 유지하면서 ARM의 Test Interface Controller (TIC)로도 테스트가 가능한 테스트 래퍼를 설계한다. IEEE 1500 래퍼의 입출력 경계 레지스터를 테스트 패턴 입력과 테스트 결과 출력을 저장하는 임시 레지스터로 활용하고 변형된 테스트 절차를 적용함으로써 Scan In과 Scan Out 뿐만 아니라 PI 인가와 PO 관측도 병행하도록 하여 테스트 시간을 단축시킨다. This paper introduces an embedded core test wrapper for AMBA based System-on-Chip (SoC) test. The proposed test wrapper is compatible with IEEE 1500 and can be controlled by ARM Test Interface Controller (TIC). We use IEEE 1500 wrapper boundary registers as temporal registers to load test results as well as test patterns and apply a modified scan test procedure. Test time is reduced by simultaneously performing primary input insertion and primary output observation as well as scan-in and scan-out.
저비용 SoC 테스트를 위한 IEEE 1500 래퍼 및 테스트 제어
이현빈(Hyunbean Yi),김진규(Jinkyu Kim),정태진(Taejin Jung),박성주(Sungju Park) 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.11
본 논문에서는 저비용 SoC 테스트를 위한 테스트 설계 기술에 대해서 다룬다. IEEE 1500 랩드 코어를 SoC TAP (Test Access Port) 을 통하여 스캔 테스트를 수행하는 방법을 제시하고, 지연고장 테스트를 위한 테스트 클럭 생성회로를 설계한다. TAP의 신호만을 이용하여 SoC 테스트를 수행함으로써 테스트 핀 수를 줄일 수 있고, SoC 내부의 회로를 사용하여 지연고장 테스트를 수행함으로써 저가의 테스트 장비를 사용할 수 있다. 실험을 통하여 제시한 방식의 효율성을 평가하고, 서로 다른 주파수의 클럭을 사용하는 여러 코어의 지연고장 테스트를 동시에 수행 할 수 있음을 확인한다. This paper introduces design-for-test (DFT) techniques for low-cost system-on-chip (SoC) test. We present a Scan-Test method that controls IEEE 1500 wrapper thorough IEEE 1149.1 SoC TAP (Test Access Port) and design an at-speed test clock generator for delay fault test. Test cost can be reduced by using small number of test interface pins and on-chip test clock generator because we can use low-price automated test equipments (ATE). Experimental results evaluate the efficiency of the proposed method and show that the delay fault test of different cores running at different clocks test can be simultaneously achieved.
안전한 PUF 응답 전송을 위한 노이즈 삽입 및 복구 알고리즘 하드웨어 설계
강태근(Taegeun Kang),이현빈(Hyunbean Yi) 대한전자공학회 2017 전자공학회논문지 Vol.54 No.10
Physical Unclonable Functions(PUFs)는 반도체 공정에서 발생하는 미세한 차이로 인해 각 디바이스가 갖게 되는 고유의 특성을 이용하는 기술이다. 디바이스의 인증이나 식별에 사용하기 위하여 PUF 회로의 입력이 되는 챌린지(challenge)와 출력이 되는 응답(response) 쌍들을 구축하여 디바이스와 인증기 간에 주고받는다. 하지만 이러한 과정 중 직⋅간접적으로 노출되는 챌린지와 응답을 수집하여 분석하는 모델링 공격을 통해 PUF를 재구현하여 디바이스 복제가 가능하다. 본 논문에서는 PUF의 출력에 의도적으로 노이즈를 삽입하여 챌린지/응답 분석 난이도를 높이는 방법을 제안한다. 의도된 노이즈가 삽입된 응답 생성을 위해서 노이즈 생성 및 삽입 제어가 가능한 arbiter-PUF 회로를 구성하고, 인증 시 의도된 노이즈에 영향을 받지 않고 응답을 복구하는 Low-Density Parity-Check(LDPC) 코드 디코더를 사용한다. 실험을 통하여 삽입된 노이즈에 의해서 실제 등록에 사용되는 응답과 외부로 노출되는 응답간의 발생하는 차이 분석 결과를 제시하고 하드웨어 오버헤드를 줄일 수 있음을 보인다. Physical Unclonable Functions (PUFs) exploit characteristics of sophisticated variations generated from manufacturing process. In authentication and identification systems using PUFs, there are a great number of inputs (challenge) and outputs (response) pairs. Because challenge/response pairs (CRPs) are directly or indirectly exposed in verification process, specific PUF circuits can be reproduced by modeling attacks that gather and analyze challenge/response pairs. In this paper, we propose a method that makes it more difficult to analyzing CRPs by intendedly injecting noise in responses. We modify an arbiter-based PUF circuit so that it can generate intended noise and control the noise locations in responses and use a Low-Density Parity-Check (LDPC) decoding algorithm to stabilize responses in the proposed authentication structure. Our experimental results show the differences in bit streams between actual responses and noisy responses in the proposed scheme. Futhermore, hardware overheads of devices can be reduced in the authentication structure using the proposed arbiter-PUF.