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사용자 기반의 캐싱과 프리패칭을 이용한 분산 가상 환경하에서의 확장성 있는 데이터 관리 기법
박성주(Sungju Park),이동만(Dongman Lee),한승현(Seunghyun Han),임민규(Mingyu Lim) 한국정보과학회 2001 한국정보과학회 학술발표논문집 Vol.28 No.2Ⅲ
가상환경에서의 실시간 상호작용을 지원하기 위해 가상세계의 데이터를 서버에서 클라이언트를 복제해놓은 방법이 쓰여지고 있다. 효과적인 복제를 위해서는 두 가지 기법 - 우선 순위 기반의 객체 전송과 캐싱 및 프리패칭 기법이 쓰이고 있다. 기존의 캐시와 프리패칭 기법들은 사용자와 객체간의 지역적 관계를 이용하고 있지만, 이는 어떤 종류의 객체가 사용자에게 더 중요한 지를 결정할 수 없는 단점이 있다. 본 연구에서는 지역적 관계 뿐 아니라 개별 사용자의 객체에 대한 관심도로부터 발생하는 객체에 대한 우선 순위를 이용하여 사용자 기반의 캐싱과 프리패칭을 사용하는 분산 가상환경 하에서의 확장성 있는 데이터 관리 기법을 제안한다. 또한 이 기법에서는 사용자의 행동 모드를 구분함으로써 더욱 높은 캐시 적중 비율을 얻을 수 있다.
박성주(Sungju Park),이은희(Eunhee Lee),이동만(Dongman Lee) 한국정보과학회 2000 한국정보과학회 학술발표논문집 Vol.27 No.2Ⅲ
웹 캐쉬는 자주 쓰이는 웹 문서를 복제함으로써 네트웍 혼잡, 서버 부하, 문서 도착 시간을 줄이는데 목적을 둔다. 웹 캐쉬에서 중요한 이슈 중에 하나인 제한된 저장 공간을 어떻게 사용할 것인가에 대한 연구로서 분할 캐쉬 접근 방법이 있다. 분할 캐쉬는 캐쉬 저장 공간을 여러 개의 분할된 영역으로 나눔으로써, 이질적인 웹상의 객체를 동종의 데이터 집합으로 나누어서 각각의 분할 영역에서 다루도록 할 수 있게 한다. 실험적 연구 결과는 분할 캐쉬가 기존의 캐쉬 저장 공간을 관리하는 교체 알고리즘보다 우수한 성능을 보여준다는 것을 증명하고 있다. 그러나 기존의 분할 캐쉬에서는 각각의 분할 영역에서 동일한 교체 알고리즘을 사용하였다. 본 연구는 각각의 분할 영역에 다양한 교체 알고리즘을 적용하는 실험을 하고, 이 실험 결과에 기반하여 웹 상에서의 분할 캐쉬를 위한 최적 교체 알고리즘을 제시한다.
TSV 기반 3D IC Pre/Post Bond 테스트를 위한 IEEE 1500 래퍼 설계기술
오정섭,정지훈,박성주,Oh, Jungsub,Jung, Jihun,Park, Sungju 대한전자공학회 2013 전자공학회논문지 Vol.50 No.9
TSV based 3D ICs have been widely developed with new problems at die and IC levels. It is imperative to test at post-bond as well as pre-bond to achieve high reliability and yield. This paper introduces a new testable design technique which not only test microscopic defects at TSV input/output contact at a die but also test interconnect defects at a stacked IC. IEEE 1500 wrapper cells are augmented and through at-speed tests for pre-bond die and post-bond IC, known-good-die and defect free 3D IC can be massively manufactured+. 칩 적층기술의 발달로 TSV(Through Silicon Via) 기반 3D IC가 개발되었다. 3D IC의 높은 신뢰성과 수율을 얻기 위해서는 pre-bond 와 post-bond 수준에서 다양한 TSV 테스트가 필수적이다. 본 논문에서는 pre-bond 다이의 TSV 연결부에서 발생하는 미세한 고장과 post-bond 적층된 3D IC의 TSV 연결선에서 발생하는 다양한 고장을 테스트할 수 있는 설계기술을 소개한다. IEEE 1500 표준 기반의 래퍼셀을 보완하여 TSV 기반 3D IC pre-bond 및 post-bond의 at speed test를 통하여 known-good-die와 무결점의 3D IC를 제작하고자 한다.
박종욱(Jongwook Park),신상훈(Sang-Hoon Shin),박성주(Sungju Park) 한국정보과학회 1999 정보과학회논문지 : 시스템 및 이론 Vol.26 No.9
본 논문에서는 스캔플립프롭 선택 시간이 짧고 높은 고장 검출률(fault coverage)을 얻을 수 있는 새로운 부분스캔 설계 기술을 제안한다. 순차회로에서 테스트패턴 생성을 용이하게 하기 위하여 완전스캔 및 부분스캔 설계 기술이 널리 이용되고 있다. 스캔 설계로 인한 추가영역을 최소화 하고 최대의 고장 검출률을 목표로 하는 부분스캔 기술은 크게 구조분석과 테스트 가능도(testability)에 의한 설계 기술로 나누어 볼 수 있다. 구조분석에 의한 부분스캔은 짧은 시간에 스캔플립프롭을 선택할 수 있지만 고장 검출률은 낮다. 반면 테스트 가능도에 의한 부분스캔은 구조분석에 의한 부분스캔보다 스캔플립프롭의 선택 시간이 많이 걸리는 단점이 있지만 높은 고장 검출률을 나타낸다. 본 논문에서는 구조분석에 의한 부분스캔과 테스트 가능도에 의한 부분스캔 설계 기술의 장단점을 비교 · 분석하여 통합함으로써 스캔플립프롭 선택 시간을 단축하고 고장 검출률을 높일 수 있는 새로운 부분스캔 설계 기술을 제안한다. 실험결과 대부분의 ISCAS89 벤치마크 회로에서 스캔플립프롭 선택 시간은 현격히 감소하였고 비교적 높은 고장 검출률을 나타내었다. This paper provides a new partial scan design technique which not only reduces the time for selecting scan flip-flops but also improves fault coverage. To simplify the problem of the test pattern generation in the sequential circuits, full scan and partial scan design techniques have been widely adopted The partial scan techniques which aim at minimizing the area overhead while maximizing the fault coverage, can be classified into the techniques based on structural analysis and testabilities In case of the partial scan by structural analysis, it does not take much time to select scan flip-flops, but fault coverage is low. On the other hand, although the partial scan by testabilities generally results in high fault coverage, it requires more time to select scan flip-flops than the former method. In this paper, we analyzed and unified the strengths of the techniques by structural analysis and by testabilities. The new partial scan design technique not only reduces the time for selecting scan flip-flops but also improves fault coverage. Test results demonstrate the remarkable reduction of the time to select the scan flip-flops and high fault coverage in most ISCAS89 benchmark circuits
가중치 랜덤패턴을 이용한 고밀도 DRAM 테스트 생성회로의 설계 (pp.610-618)
박종욱(Jongwook Park),박성주(Sungju Park) 한국정보과학회 1997 정보과학회논문지 : 시스템 및 이론 Vol.24 No.6
DRAM이 Gbit단위로 고밀도 되어 가는 상황에 있어서 다양한 종류의 고장(fault)을 빠른 속도로 점검하는 일은 더욱 더 중요한 문제로 부각되고 있다. Embedded 메모리 테스트를 위하여 Built-In Self Test(BIST) 기술이 널리 사용되고 있지만 고밀도 DRAM 테스트를 위해서는 BIST대신 테스터 장비를 통하여 deterministic하게 생성된 패턴을 이용하고 있다. 메모리 테스트는 일반 논리회로와는 달리 각 고장모델에 따라서 일정한 개수(최소 O(√n)에서 최대 O(n²)의 테스트패턴만이 필요하다. 테스트 장비는 일종의 컴퓨터시스템으로서 다양한 메모리테스트 알고리듬을 프로그래밍한 후 컴파일된 코드를 실행하여 테스트패턴, 번지 및 제어신호를 생생한 후 메모리칩에 주입하는 과정을 반복한다. 본 연구에서는 이러한 고가의 테스트 장비 대신 Weighted Random Pattern Test(WRPT) 생성기 회로의 구현으로 일반적인 메모리 고장을 포함한 Static, Dynamic Neighborhood Pattern Sensitive Fault는 물론 모델링 되지 않는 고장 및 timing 고장 등을 한 번에 점검토록 하는데 목표를 둔다. 기존의 확률에 기인한 분석적인 방법과는 달리 고장시뮬레이션을 통하여 본 연구에서 제시하는 WRPT 생성기가 일반적인 Pseudo Random Pattern Generator(PRPG)보다 더 많은 고장을 점검할 수 있음을 보여준다. It becomes highly important to test various kinds of defect rapidly on a high density DRAM. Although the Built-In Self Test(BIST) technique is widely adopted for the testing of SRAMs embedded within a processor, expensive test equipments producing deterministic test patterns are mostly used to test DRAMs. In general constant number of test patterns(from O(√n) upto O(n²) where 'n' is the size of a memory) are required to test different types of memory faults. A memory test equipment can be considered as a very expensive computer system which compiles different levels of memory test programs and produces the addresses, read/write signal and test patterns. This paper introduces a new Weighted Random Pattern Test(WRPT) generator which can detect not only Static, Dynamic Neighborhood Pattern Sensitive Faults but also non-modelled defects. Without writing various test programs on an expensive tester this simple WRPT circuit can test high density DRAM at real operational speed. It will be shown through a fault simulator that the WRPT can achieve much higher fault coverage than the conventional Pseudo Random Pattern Generator(PRPG).