http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
가변 길이의 다중 특성 다항식을 사용하는 LFSR을 이용한 새로운 Reseeding 방법
양명훈,김유빈,이용,박현태,강성호,Yang Myung-Hoon,Kim Youbean,Lee Yong,Park Hyuntae,Kang Sungho 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.3
This paper proposes a new reseeding methodology using a variable-rank multiple-polynomial linear feedback shift register (MP-LFSR). In the proposed reseeding scheme, a test cube with large number of specified bits is encoded with a high-rank polynomial, while a test cube with a small number of specified bits is encoded with a low-rank polynomial. Therefore, according to the number of specified bits in each test cube, the size of the encoded data can be optimally reduced. A variable-rank MP-LFSR can be implemented with a slight modification of a conventional MP-LFSR and Multiple Polynomial can be represented by adding just 1 bit to encoding data. The experimental results on the largest ISCAS'89 benchmark circuits show that the proposed methodology can provide much better encoding efficiency than the previous methods with adequate hardware overhead. 본 논문에서는 가변 길이의 다중 특성 다항식을 사용하는 IFSR (MP-LFSR)을 사용한 새로운 reseeding 방법을 제안한다. 제안된 reseeding 방법에서 많은 수의 specified bits를 가진 test cube는 높은 차수의 다항식으로 인코딩되고 반면에 적은 수의 specified bit를 가진 test cube는 낮은 차수의 다항식으로 인코딩 된다. 따라서 각 test cube에서 specified bit의 숫자에 따라서 인코딩 되는 data의 크기를 최적으로 줄일 수 있다. 가변 길이의 MP-LFSR은 기존의 MP-LFSR를 간단히 수정하여 구현이 가능하고 인코딩 데이터에 1 비트만을 추가하여 여러 개의 특성 다항식을 제어할 수 있다. 면적이 큰 ISCAS'89 벤치 회로에 대한 실험 결과는 제안된 방법이 비교적 작은 크기의 하드웨어 오버헤드로써 이전의 방법들 보다 좋은 인코딩 효율을 보여준다.
테스트 시간과 테스트 전력 감소를 위한 선택적 세그먼트 바이패스 스캔 구조
양명훈(Myung-Hoon Yang),김용준(Yongjoon Kim),박재석(Jaeseok Park),강성호(Sungho Kang) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.5
스캔 기반 테스트 방법은 큰 순차 회로를 테스트하기 위한 매우 효율적이며 널리 사용되는 방법이다. 그러나 스캔 기반 테스트 방법은 테스트 패턴을 긴 스캔 체인을 통해서 순차적으로 인가해야 하기 때문에 긴 테스트 인가 시간을 필요로 한다. 또한, 스캔 쉬프트 동작이 정상 동작과 비교할 때 전력 소모를 급격히 증가시킨다. 이러한 문제점을 해결하기 위해서, 본 논문에서는 테스트 패턴 인가 시간과 테스트시의 전력 소모를 줄이기 위한 새로운 스캔 구조를 제안한다. 제안하는 스캔 구조는 스캔 체인을 여러 개의 세그먼트로 분할하고 specified bit를 포함하지 않는 세그먼트들을 바이패스 한다. 바이패스 되는 스캔 세그먼트들은 테스트 패턴 인가 동작에서 제외되기 때문에 테스트 패턴 인가 시간과 테스트시의 소모 전력이 상당히 줄어들게 된다. Since scan based testing is very efficient and widely used for testing large sequential circuits. However, since test patterns are serially injected through long scan chains, scan based testing requires very long test application time. Also, compared to the normal operations, scan shifting operations drastically increase power consumption. In order to solve these problems, this paper presents a new scan architecture for both test application time and test power reduction. The proposed scan architecture partitions scan chains into several segments and bypasses some segments which do not include any specified bit. Since bypassed segments are excluded from the scan shifting operation, the test application time and test power can be significantly reduced.
양명훈 ( Myonghoon Yang ),정선화 ( Seonhwa Jung ),박준모 ( Junmo Park ),황동일 ( Dongil Hwang ),백윤흥 ( Yunheung Paek ) 한국정보처리학회 2017 한국정보처리학회 학술대회논문집 Vol.24 No.2
소프트웨어 방식의 시스템 감시 기법이 가지는 태생적인 단점으로 인해 최근에는 별도의 하드웨어를 추가하여 시스템을 감시하는 여러 기법들이 소개되고 있다. 본 논문에서는 하드웨어 기반의 감시 기법이 소프트웨어 기반의 감시 기법에 대해 가지는 이점에 대해 언급하고, 여러 가지 하드웨어 기반 감시기법에 대한 동작 방법 및 특징들에 대해 살펴보도록 한다.
이중 포트 메모리의 실제적인 고장을 고려한 효율적인 테스트 알고리즘
박영규,양명훈,김용준,이대열,강성호 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.2
The development of memory design and process technology enabled the production of high density memory. However, this increased the complexity of the memory making memory testing more complicated, and as a result, it brought about an increase in memory testing costs. Effective memory test algorithm must detect various types of defects within a short testing time, and especially in the case of port memory test algorithm, it must be able to detect single port memory defects, and all the defects in the dual port memory. The March A2PF algorithm proposed in this paper is an effective test algorithm that detects all types of defects relating to the duel port and single port memory through the short 18N test pattern. 메모리 설계 기술과 공정기술의 발달은 고집적 메모리의 생산을 가능하게 하였다. 그러나 이는 메모리의 복잡도를 증가시켜 메모리 테스트를 더욱 복잡하게 하여, 결과적으로 메모리 테스트 비용의 증가를 가져왔다. 효과적인 메모리 테스트 알고리즘은 짧은 테스트 시간동안 다양한 종류의 고장을 검출하여야 하며, 특히 이중 포트 메모리 테스트 알고리즘의 경우에는 단일 포트 메모리의 고장과 이중 포트 메모리 고장을 모두 검출할 수 있어야 한다. 본 논문에서 제안하는 March A2PF 알고리즘은 18N의 짧은 테스트 패턴을 통해 이중 포트 및 단일 포트 메모리와 관련된 모든 종류의 고장을 검출하는 효과적인 테스트 알고리즘이다.
천이 감시 윈도우를 이용한 새로운 저전력 LFSR 구조
김유빈,양명훈,이용,강성호,Kim Youbean,Yang Myung-Hoon,Lee Yong,Park Hyuntae,Kang Sungho 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.8
본 논문은 새로운 저전력 BIST 패턴 생성기에 대해 제안하고 있다. 이는 천이 감시 윈도우 블록과 MUX로 구성된 천이 감시 윈도우를 사용하는데, LFSR(linear feedback shift register)에서 생성되는 무작위 테스트 패턴의 패턴 천이 수 분포가 유사 무작위 가우시안(pseudo-random gaussian) 분포를 보이는 성질을 이용한다. 제안된 방식에서 천이 감시 윈도우는 스캔 체인에서 높은 전력 소모의 원인이 되는 초과 천이를 감지하고, k-value라는 억제 천이 수를 통해 초과 천이를 억제하는 역할을 한다 ISCAS'89 벤치마크 회로 중 많은 수의 스캔 입력을 갖는 회로를 사용하여 실험한 결과, 성능 손실 없이 약 $60\%$정도의 스캔 천이 수 감소를 나타내었다. This paper presents a new low power BIST TPG scheme. It uses a transition monitoring window (TMW) that is comprised of a transition monitoring window block and a MUX. When random test patterns are generated by an LFSR, transitions of those patterns satisfy pseudo-random gaussian distribution. The Proposed technique represses transitions of patterns using a k-value which is a standard that is obtained from the distribution of U to observe over transitive patterns causing high power dissipation in a scan chain. Experimental results show that the Proposed BIST TPG schemes can reduce scan transition by about $60\%$ without performance loss in ISCAS'89 benchmark circuits that have large number scan inputs.
수열합성법을 이용한 산화아연 나노와이어의 에피택시 성장
함다슬,정병언,양명훈,이종관,최영빈,강현철,Ham, Daseul,Jeong, Byeong Eon,Yang, Myeong Hun,Lee, Jong Kwan,Choi, Young Bin,Kang, Hyon Chol 한국전기전자재료학회 2018 전기전자재료학회논문지 Vol.31 No.7
Epitaxial ZnO nanowires (NWs) were synthesized on sapphire (001) substrates using a hydrothermal process. The effects of the pH value of the precursor solution on the structural and optical properties of the resulting NWs was studied. The epitaxial relationship and the domain matching configuration between the sapphire (001) substrate and the as-grown ZnO NWs were determined using synchrotron X-ray diffraction measurements. The (002) plane of $w{\ddot{u}}rtzite$ ZnO NW grows in the surface normal direction parallel to the sapphire (001) direction. However, three types of in-plane domain matching configurations were observed, such as the on-position, $30^{\circ}$-rotated position, and ${\pm}8.5^{\circ}$-rotated position relative to the on-position, which might be attributed to inheriting the in-plane domain configuration of the ZnO seed layer.
명령어 분석기를 이용한 고속 메모리 테스트를 위한 병렬 ALPG
윤현준(Hyunjun Yoon),양명훈(Myung-Hoon Yang),김용준(Yongjoon Kim),박영규(Youngkyu Park),박재석(Jaeseok Park),강성호(Sungho Kang) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.9
메모리의 속도가 빠르게 향상됨에 따라, 고속 메모리를 테스트하기 위한 테스트 장비가 요구되고 있다. 특히 고속 메모리를 사용자가 원하는 명령어를 그대로 사용하여 효율적으로 테스트할 수 있도록 패턴을 만들어 내는 알고리즘 패턴 생성기(ALPG)가 필요하다. 본 논문에서는 고속 메모리 테스트를 위한 새로운 병렬 ALPG를 제안한다. 제안하는 ALPG는 명령어 분석기를 통해 사용자가 실행하고자 하는 명령어를 그대로 사용하여 고속 메모리 테스트를 위한 패턴을 생성할 수 있다. As the speed of memory is improved very fast, the advanced test equipments are needed to test the ultra-high speed memory devices efficiently. It is necessary to develop the Algorithmic Pattern Generator (ALPG) that tests fast memory devices effectively using the instructions that testers want to use. In this paper, we propose a new parallel ALPG for the ultra-high speed memory testing. The proposed ALPG can generate patterns for fast memory devices at high speed using manual instructions by the Instruction Analyzer.