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      • KCI등재

        Studies on Molecular Structure Changes in Polyethylene/Polypropylene Sheath-Core Monofilament

        서영호,임영민,오태환,한성수,남영식,남승민,함진수,Seo, Young Ho,Lim, Young Min,Oh, Tae Hwan,Han, Sung Soo,Nam, Young Sik,Nam, Seung Min,Ham, Jin Soo The Korean Fiber Society 2014 한국섬유공학회지 Vol.51 No.2

        In this study, changes in the molecular structure of a sheath-core polyethylene (PE)/polypropylene (PP) bicomponent monofilament were investigated using different fractions of sheath or core components. The melt complex viscosity of sheath PE showed a greater shear thinning behavior than core PP. For both as-spun and drawn filaments, the crystal structure of sheath PE developed better than that of core PP. In the as-spun monofilament, the core PP crystal structure did not develop well, while sheath PE showed a more developed crystal structure. Further, sonic velocity indicating the molecular orientation increased upon drawing but was rarely dependent on the sheath PE fraction for both as-spun and drawn monofilaments.

      • KCI등재

        Motion JPEG2000을 위한 리프팅 프로세서의 ASIC 설계

        서영호,김동욱,Seo Young-Ho,Kim Dong-Wook 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.7C

        본 논문에서는 JPEG2000을 위한 새로운 리프팅 구조를 제안하고 ASIC으로 구현하였다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅을 재구성하였다. 먼저, 리프팅 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 리프팅 커널을 구성하고, 이를 이용하여 Motion JPEG2000을 위한 리프팅 프로세서를 구현하였다. 구현한 리프팅 커널은 최대 1024$\times$1024 크기의 타일 (Tile)을 수용할 수 있고, (9,7)필터를 이용한 손실압축과 (5,3)필터를 이용한 무손실압축을 모두 지원한다. 또한 입력 데이터율과 동일한 출력율을 가지고, 일정 대기지연 시간이후 4가지 부대역(LL, LH, HL, HH)의 웨이블릿 계수들을 연속적으로 동시에 출력할 수 있다. 구현한 리프팅 프로세서는 SAMSUNG의 0.35$\mu$m CMOS 라이브러리를 이용하여 ASIC 과정을 거쳤다. 약 9만개의 게이트를 사용하고, 곱셈기로 사용된 매크로 셀에 따각 차이는 있지만 약 150MHz 이상의 속도에서 안정적으로 동작이 가능하였다. 최종적으로 기존의 연구 및 상용 IP와의 비교에서도 종합적으로 우수한 성능을 보이는 것을 확인할 수 있었다. In this paper, we proposed a new lifting architecture for JPEG2000 and implemented to ASIC. We proposed a new cell to execute unit calculation of lifting using the property of lifting which is the repetitious arithmetic with same structure, and then recomposed the whole lifting by expanding it. After the operational sequence of lifting arithmetic was analyzed in detail and the causality was imposed for implementation to hardware, the unit cell was optimized. A new lifting kernel was organized by expanding simply the unit cell, and a lifting processor was implemented for Motion JPEG2000 using it. The implemented lifting kernel can accommodate the tile size of 1024$\times$1024, and support both lossy compression using the (9,7) filter and lossless compression using (5,3) filter. Also, it has the same output rate as input rate, and can continuously output the wavelet coefficients of 4 types(LL, LH, HL, HH) at the same time. The implemented lifting processor completed a course of ASIC using 0.35$\mu$m CMOS library of SAMSUNG. It occupied about 90,000 gates, and stably operated in about 150MHz though difference from the used macro cell for the multiplier. Finally, the improved operated in about 150MHz though difference from the used macro cell for the multiplier. Finally, the performance can be identified in comparison with the previous researches and commercial IPs.

      • KCI등재

        실시간 영상압축과 복원시스템을 위한 DWT기반의 영상처리 프로세서의 VLSI 설계

        서영호,김동욱,Seo, Young-Ho,Kim, Dong-Wook 한국통신학회 2004 韓國通信學會論文誌 Vol.29 No.1C

        본 논문에서는 이차원 이산 웨이블릿 변환을 이용한 실시간 영상 압축 및 복원 프로세서의 구조를 제안하고 ASIC(Application specific integrated circuit) 라이브러리를 이용하여 최소의 하드웨어로 구현하였다. 구현된 하드웨어에서 데이터 패스부는 웨이블릿 변환과 역변환을 수행하는 DWT 커널(Kernel)부, 양자화기 및 역양자화기, 허프만 엔코더 및 디코더, 웨이블릿 역변환 시 계수의 덧셈을 수행하는 덧셈기 및 버퍼, 그리고 입출력을 위한 인터페이스와 버퍼로 구성하였다. 제어부는 프로그래밍 레지스터와 명령어를 디코딩하여 제어 신호를 생성하는 주 제어부, 그리고 상태를 외부로 알리는 상태 레지스터로 구성된다. 프로그래밍 조건에 따라서 영상을 압축할 때의 출력은 웨이블릿 계수, 양자화 계수 혹은 양자화 인덱스, 그리고 허프만 코드 중에서 선택하여 발생할 수 있고 영상을 복원할 때의 출력은 허프만 디코딩 결과, 복원된 양자화 계수 그리고 복원된 웨이블릿 계수 중에서 선택하여 발생할 수 있다. 프로그래밍 레지스터는 총 16개로 구성되어 있는데 각각이 한번의 수직 혹은 수평 방향의 웨이블릿 변환을 수행할 수 있고 각각의 레지스터들이 차례대로 동작하기 때문에 4 레벨의 웨이브릿 변환을 한번의 프로그래밍으로 수행가능하다. 구현된 하드웨어는 Hynix 0.35m CMOS 공정의 합성 라이브러리를 가지고 Synopsys 합성툴을 이용하여 게이트 레벨의 네트리스트(Netlist)를 추출하였고 이 네트리스트로부터 Vela 툴을 이용하여 타이밍정보를 추출하였다. 추출된 네트리스트와 타이밍정보(sdf 파일)를 입력으로 하여 NC-Verilog를 이용하여 타이밍 시뮬레이션을 수행하여 구현된 회로를 검증하였다. 또한 Apollo 툴을 이용하여 PNR(Place and route) 및 레이아웃을 수행하였다. 구현된 회로는 약 5만 게이트의 적은 하드웨어 자원을 가지고 최대 80MHz에서 동작 가능하였다. In this paper, we propose a VLSI structure of real-time image compression and reconstruction processor using 2-D discrete wavelet transform and implement into a hardware which use minimal hardware resource using ASIC library. In the implemented hardware, Data path part consists of the DWT kernel for the wavelet transform and inverse transform, quantizer/dequantizer, the huffman encoder/huffman decoder, the adder/buffer for the inverse wavelet transform, and the interface modules for input/output. Control part consists of the programming register, the controller which decodes the instructions and generates the control signals, and the status register for indicating the internal state into the external of circuit. According to the programming condition, the designed circuit has the various selective output formats which are wavelet coefficient, quantization coefficient or index, and Huffman code in image compression mode, and Huffman decoding result, reconstructed quantization coefficient, and reconstructed wavelet coefficient in image reconstructed mode. The programming register has 16 stages and one instruction can be used for a horizontal(or vertical) filtering in a level. Since each register automatically operated in the right order, 4-level discrete wavelet transform can be executed by a programming. We synthesized the designed circuit with synthesis library of Hynix 0.35um CMOS fabrication using the synthesis tool, Synopsys and extracted the gate-level netlist. From the netlist, timing information was extracted using Vela tool. We executed the timing simulation with the extracted netlist and timing information using NC-Verilog tool. Also PNR and layout process was executed using Apollo tool. The Implemented hardware has about 50,000 gate sizes and stably operates in 80MHz clock frequency.

      • KCI등재

        JPEG2000의 보안을 위한 카오스 시스템의 하드웨어 구현

        서영호,Seo Young-Ho 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.12C

        본 논문에서는 JPEG2000 표준에서 주파수 변환기법으로 채택된 이산 웨이블릿 변환과 선형양자화 방법을 사용하여 영상 전체가 아닌 영상의 부분 데이터만을 암호화하여 계산양을 줄이는 부분 암호화 방법을 제안하고 하드웨어로 구현하였다. 또한 계산양이 많은 암호화 알고리즘 대신 비교적 계산양이 적은 카오스 시스템을 이용함으로써 계산양을 더욱 감소시킨다. 영상 데이터의 변환 방법은 암호화할 부대역을 선택하여 영상데이터를 일정한 블록으로 만든 후 무작위로 좌/우 쉬프트 하는 방법과 두 가지 양자화 할당 방식(하향식-코드 할당방식/반향-코드 할당방식)에 따라 데이터를 교환하는 방식을 사용한다. 제안한 암호화 방법을 소프트웨어로 구현하여 약 500개의 영상을 대상으로 실험한 결과 원 영상 데이터를 부분적으로 암호화함으로써 원 영상을 인식할 수 없을 정도의 암호화효과를 얻을 수 있음을 알 수 있었다. 구현한 하드웨어 암호화 시스템은 삼성 $0.35{\mu}m$ 팬텀-셀 라이브러리를 사용하여 합성함으로써 게이트 수준 회로를 구성하였고 타이밍 시뮬레이션을 수행한 결과 100MHz 이상의 동작 주파수에서 안정적으로 동작함을 확인하였다. In this paper, we proposed an image hiding method which decreases the amount of calculation encrypting partial data rather than the whole image data using a discrete wavelet transform and a linear scalar quantization which have been adopted as the main technique in JPEG2000 standard and then implemented the proposed algorithm to hardware. A chaotic system was used instead of encryption algorithms to reduce further amount of calculation. It uses a method of random changing method using the chaotic system of the data in a selected subband. For ciphering the quantization index it uses a novel image encryption algorithm of cyclical shifting to the right or left direction and encrypts two quantization assignment method (Top-down coding and Reflection coding), made change of data less. The experiments have been performed with the proposed methods implemented in software for about 500 images. The hardware encryption system was synthesized to find the gate-level circuit with the Samsung $0.35{\mu}m$ Phantom-cell library and timing simulation was performed, which resulted in the stable operation in the frequency above 100MHz.

      • KCI등재

        TRS 중계기용 디지털기반 RF 제어 시스템의 구현

        서영호,Seo, Young-Ho 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.7

        본 논문에서는 유 무선 네트워 킹을 지원하는 TRS 중계기의 전체적인 RF 시스템들을 디지털 방식으로 제어 할 수 있는 고성능 병렬 제어 시스템을 구현하였다. 구현된 시스템은 순 역방향 LPA(Linear Power Amplifier), 순 역방향 LNA(Low Noise Amplifier), 채널카드, 직렬통신(RS-232), 유 무선 TCP/IP 통신의 제어를 담당하는 FPGA(Field Programmable Gate Array) 칩과 전체 시스템의 제어를 관장하는 마스터(Master) 마이크로프로세서, 순 역방향 스펙트럼 분석기(Spectrum Analyzer, SA)를 내장하여 현재 통신되고 있는 채널의 주파수 스펙트럼을 5KHz 단위의 해상도로 관찰할 수 있도록 하는 슬레이브 마이크로프로세서, 각각의 채널카드들을 개별적으로 감시하고 채널카드내의 주파수 합성기(Frequency Synthesizer)를 프로그래밍하기 위한 10개의 채널카드용 마이크로프로세서, 그리고 그 밖의 몇 가지 주변기기들과 회로들로 구성된다. 전체 시스템은 동작의 효율성과 병렬성을 비롯하여 구현의 적합성과 비용을 고려하여 H/W(Hardware) 및 S/W(Software) 부분으로 나누었고, H/W도 FPGA과 마이크로프로세서로 나누어서 최적화를 이루고자 노력하였다. In this paper, we implemented high-performance concurrent control system which manages whole RF systems with digital type and communicates with remote station on both wire and wireless networking. It consists of FPGA (Field Programmable Gate Array) part which controls forward/reverse LPA (Linear Power Amplifier), forward/reverse LNA (Low Noise Amplifier), channel cut wire/wireless TCP/IP, etc, master microprocessor (AVR), which manages the whole control system, Slave microprocessor which communicates SA (Spectrum Analyzer) and observes frequency spectrum of each channel with the resolution of 5KHz, 10 channel card microprocessor which independently observes each channel card and sets frequency synthesizer in channel cut and other peripherals and logics. The whole system is divided to two parts of H/W (hardware) and S/W (software) considering operational efficiency and concurrency, and implementation and cost. H/W consists of FPGA and microprocessor. We expected the optimized operation through H/W and SW co-design and hybrid H/W architecture.

      • KCI등재

        열처리 조건이 화학적 재활용 염기성 염료 가염형 폴리에스터 원사의 구조 및 물성에 미치는 영향

        서영호,조혜원,한성수,오태환,이기영,김병일,홍윤광,Seo, Young Ho,Cho, Hye Won,Han, Sung Soo,Oh, Tae Hwan,Lee, Ki Young,Kim, Byeong Ii,Hong, Yun Kwang 한국섬유공학회 2012 한국섬유공학회지 Vol.49 No.4

        In this work, the annealing characteristics of chemically recycled cation dyeable poly(ethylene terephthalate) (CD PET) fibers were investigated and compared with those of regular CD PET. Recycled CD PET was polymerized using chemically recycled monomers of dimethyl terephthalate (DMT), which is chemically recycled from final products such as bottles and fibers. Mechanical properties and structural changes were studied for different annealing temperatures and times. The tensile properties and structural changes of recycled CD PET show similar behavior to those of regular CD PET. The crystal structure of chemically recycled CD PET developed well with increasing annealing temperature and time. At annealing temperature of $180^{\circ}C$, thermal shrinkage decreases to below 2% even after 10 min of annealing.

      • KCI등재

        중수소 이온 주입에 의한 MOS 커패시터의 게이트 산화막 절연 특성 개선

        서영호,도승우,이용현,이재성,Seo, Young-Ho,Do, Seung-Woo,Lee, Yong-Hyun,Lee, Jae-Sung 한국전기전자재료학회 2011 전기전자재료학회논문지 Vol.24 No.8

        This paper is studied for the improvement of the characteristics of gate oxide with 3-nm-thick gate oxide by deuterium ion implantation methode. Deuterium ions were implanted to account for the topography of the overlaying layers and placing the D peak at the top of gate oxide. A short anneal at forming gas to nitrogen was performed to remove the damage of D-implantation. We simulated the deuterium ion implantation to find the optimum condition by SRIM (stopping and range of ions in matter) tool. We got the optimum condition by the results of simulation. We compare the electrical characteristics of the optimum condition with others terms. We also analyzed the electrical characteristics to change the annealing conditions after deuterium ion implantation. The results of the analysis, the breakdown time of the gate oxide was prolonged in the optimum condition. And a variety of annealing, we realized the dielectric property that annealing is good at longer time. However, the high temperature is bad because of thermal stress.

      • KCI등재

        Fringe 영상의 주파수 특성 분석

        서영호,최현준,김동욱,Seo Young-Ho,Choi Hyun-Jun,Kim Dong-Wook 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.11c

        컴퓨터 생성 홀로그램(CGH, Computer Generated Hologram)은 광 홀로그램의 간섭 패턴 대신 3차원 영상을 재생하는데 필요한 정보만을 컴퓨터로 설계 및 제작하기 때문에 물리적으로 존재하지 않는 가상의 물체의 합성 및 생성이 가능하다. 하지만 CGH를 통해 생성된 fringe 영상은 그 데이터양이 방대하기 때문에 저장, 전송 및 처리를 위해서는 데이터양을 줄일 필요성이 있다. 하나의 객체를 나타내기 위한 Fringe 영상의 데이터양을 줄이는 가장 효율적인 방법은 부호화 과정이다. 본 논문에서는 효과적인 부호화를 위해 fringe 영상을 2차원 영상으로 가정한 후에 DCT(Discrete Cosine Transform)에 비해서 좋은 주파수 변환 특성을 보이는 DWT(Discrete Wavelet Transform)을 도입하여 Fringe 영상의 주파수 특성을 분석하였다. 그리고 분석된 주파수 특성을 기반으로 Fringe 영상을 웨이블릿 기반의 코덱들을 이용해 압축한 결과 Yoshikawa(2)나 Thomas(3)에 의한 방법에 비해 최대 약 2배의 압축율을 가질 수 있어 Fringe 패턴을 압축하는 좋은 방법이 될 수 있다는 것을 확인하였다. The computer generated hologram (CGH) designs and produces digital information for generating 3-D (3-Dimension) image using computer and software instead of optically-sensed hologram of light interference, and it can synthesis a virtual object which is physically not in existence. Since digital hologram includes an amount of data as can be seen at the process of digitization, it is necessary that the data representing digital hologram is reduced for storing, transmission, and processing. As the efforts that are to handle hologram with a type of digital information have been increased, various methods to compress digital hologram called by fringe pattern are groped. Suitable proposal is encoding of hologram. In this paper, we analyzed the properties of CGH using tools of frequency transform, assuming that a generated CGH is a 2D image by introducing DWT that is known as the better tool than DCT for frequency transform. The compression and reconstruction result which was extracted from the wavelet-based codecs illustrates that it has better properties for reconstruction at the maximum 2 times higher compression rate than the Previous researches of Yoshikawa[2] and Thomas[3].

      • KCI등재

        3D 디스플레이를 위한 FPGA-기반 실시간 포맷변환기의 하드웨어 구현

        서영호,김동욱,Seo Young-Ho,Kim Dong-Wook 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.5

        본 논문에서는 패럴렉스 배리어 방식의 2D/3D 겸용 PC 및 핸드폰용 LCD를 위한 화소단위의 실시간 3D 영상변환 구조를 제안하고, 이를 FPGA 기반으로 설계한 후에 전체적인 동작을 위한 시스템으로 구현하였다. PC로부터 출력되는 아날로그 형태의 영상신호를 A/D 변환한 후에 디지털 형태의 신호를 입력된 영상의 형태에 따라서 3D 형태의 영상으로 재구성한다. 3D 형태의 영상으로 재구성하는 알고리즘은 패럴렉스 배리어에 많은 부분 의존하고 하는데, 입력되는 영상의 포맷에 따라서 R, G, B의 화소 단위로 영상을 인터리빙 하는 방식을 사용한다. 제안한 구조는 고속의 메모리 처리기법과 함께 다시점 2D 영상을 3D 영상으로 변환하는 FPGA로 설계되고, 고속의 데이터 저장 및 처리를 위해 4개의 SDRAM을 사용한다. 구현된 전체 시스템은 A/D 변환기를 위한 시스템과 디지털화된 2D 영상신호를 3D 디스플레이를 위한 영상신호로 변환하는 FPGA 시스템 그리고 3D영상을 디스플레이할 수 있는 LCD 패널로 구성된다. In this paper, we propose real-time 3D image converting architecture by a unit of pixel for 2D/3D compatible PC and LCD of cellular phone with parallax burier, and implement a system for overall display operation after designing a circuit based on FPGA. After digitizing anolog image signal from PC, we recompose it to 3D image signal according to input image type. Since the architecture which rearranges 2D image to 3D depends on parallax burier, we use interleaving method which mixes pixels by a unit of R, G, and B cell. The propose architecture is designed into a circuit based on FPGA with high-speed memory access technique and use 4 SDRAMs for high performance data storing and processing. The implemented system consists of A/D converting system, FPGA system to formatting 2D signal to 3D, and LCD panel with parallax barrier, for 3D display.

      • KCI등재

        파이프라인 기반 다중윈도방식의 비터비 디코더를 이용한 채널 코딩 시스템의 구현

        서영호,김동욱,Seo Young-Ho,Kim Dong-Wook 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.3

        본 논문에서는 시분할 방식을 확장하여 윈도를 통해 비터비 복호화 되는 단위를 다중으로 버퍼링하고 병렬적으로 처리하는 비터비 복호화기를 구현한다. 연속적으로 입력되는 신호를 복호화 길이의 배수로 버퍼링한 후 이를 고속의 비터비 복호화기 셀을 이용하여 병렬적으로 복호화를 수행한다. 비터비 복호화기 셀의 사용수에 비례하여 데이터 출력율을 얻을 수 있는데 입력 버퍼의 프로그래밍 및 수정에 따라서 이러한 동작을 만족시킬 수 있다. 구현된 비터비 복호화기 셀은 해밍 거리 계산을 위한 HD 블록, 각 상태의 계산을 위한 CM 블록, 비교를 위한 CS 블록, 그리고 trace-back을 위한 TB 블록 및 LIFO 등으로 구성된다. 비터비 복호화기 셀은 ALTERA의 APEX20KC EP20K600CB652-7 FPGA에서 $1\%(351;cell)$의 LAB(Logic a..ay block)를 사용하여 최대 139MHz에서 안정적으로 동작할 수 있었다. 또한 비터비 복호화기 셀과 입출력 버퍼링을 위한 회로를 포함한 전체 비터비 복호화기는 약 $23\%$의 자원을 사용하면서 최대 1Gbps의 데이터 출력율을 가질 수 있도록 설계하였다. In the paper, after we propose a viterbi decoder which has multiple buffering and parallel processing decoding scheme through expanding time-divided imput signal, and map a FPGA, we implement a channel coding system together with PC-based software. Continuous input signal is buffered as order of decoding length and is parallel decoded using a high speed cell for viterbi decoding. Output data rate increases linearly with the cell formed the viterbi decoder, and flexible operation can be satisfied by programming controller and modifying input buffer. The tell for viterbi decoder consists of HD block for calculating hamming distance, CM block for calculating value in each state, TB block for trace-back operation, and LIFO. The implemented cell of viterbi decoder used 351 LAB(Logic Arrary Block) and stably operated in maximum 139MHz in APEX20KC EP20K600CB652-7 FPGA of ALTERA. The whole viterbi decoder including viterbi decoding cells, input/output buffers, and a controller occupied the hardware resource of $23\%$ and has the output data rate of 1Gbps.

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