VHDL 을 이용한 속도 독립 회로의 기술과 합성

정성태 ( Jung Sung Tae ) 한국정보처리학회 1999 정보처리학회논문지 Vol.6 No.7

There are no standard language for the specification of speed-independent circuits because existing specification methods are designed appropriately to each synthesis methodology. This paper suggests a method of using VHDL, a standard hardware description language, for the specification and synthesis of speed-independent circuits. Because VHDL is a multi-purpose language, we define a subset of VHDL which can be used for the synthesis. We transform the VHDL description into a signal transition graph and then synthesize speed-independent circuits by using a previous synthesis algorithm which uses a signal transition graph as the specification method. We suggest a systematic transformation method which transforms each VHDL statement into a partial signal transition graph and then merges them int a signal transition graph. This work is a step towards to the development of an integrated framework in which we can utilizes the existing CAD tools based on VHDL. Also, this work will enable a easier migration of the current circuit designers into asynchronous circuit design.

하드웨어 논리 시뮬레이션을 위한 VHDL표현으로부터 회로 정보 추출

손소라,민경숙,전중남 충북대학교컴퓨터과학연구소 1995 컴퓨터과학연구 Vol.3 No.1

VLSI 기술의 급속한 발전과 더불어 칩의 복잡도가 증가함에 따라 칩 설계를 지원하는 설계 자동화 도구의 필요성이 증가되고 있는 현실이다. 실제로 하드웨어 합성기, 하드웨어 시뮬레이터등과 같은 많은 설계 자동화 도구들이 이용되고 있다. 하드웨어 논리 시뮬레이터는 자동 설계된 회로의 정확성을 검증하기 위한 설계 자동화 도구이다. 시뮬레이터에 있어서 테스트하고자 하는 시스템의 동작 특성과 상호 간의 연결 관계 및 설계의 문서화를 효율적으로 표현하는 것은 매우 중요하다. 그런 면에서 VHDL(VHSIC Hardware Description Language)은 표준화된 하드웨어 기술언어(Hardware Description Language)로써 하드웨어의 사양을 표현하는 통일된 규격을 제공한다. 본 논문에서는 하드웨어 논리 시뮬레이터가 다른 설계 자동화 도구와의 호환성을 유지하면서 시뮬레이션을 효율적으로 수행할 수 있도록 VHDL로 기술된 회로 표현을 전처리하는 VHDL분석기에 대하여 연구하였다. VHDL 분석기는 VHDL로 기술된 회로 표현과 입력 신호를 VHDL의 문법에 따라 분석하고, 시뮬레이션을 위해 요구되는 정보인 회로 연결 정보와 회로를 구성하고 있는 소자들에 대한 정보 그리고 입력 신호 정보 등을 추출하여 중간 코드를 생성하고, 이를 라이브러리로 구성함으로써 시뮬레이션 시스템이 계층적으로 내부 표현을 모델링하는 기능을 제공한다.

적응형 위성방송용 프레그메틱 트렐리스 부호화기 VHDL 설계

정지원 한국전자파학회 2003 한국전자파학회논문지 Vol.14 No.12

본 논문에서는 초고속 위성 방송 서비스를 위한 DVB 및 ISDB 시스템에 적용되는 채널 부호화 방식의 성능 분석과 VHDL 모델 링을 하였다. 또한 구현을 위한 다양한 부호화율(R=2/3, 5/6, 8/9 TC-8PSK)을 가지는 부호화기의 최적 설계 파라미터를 제시하였고, 이를 기반으로 VHDL 모델링을 하였다. VHDL 시뮬레이션을 통해 복호기의 하드웨어 동작의 유효성을 검증하였으며, 복호기 인터페이서를 설계하였다. In this paper, we analyzed the channel coding scheme of DVB and ISDB standard for high-speed satellite broadcasting. Also, this paper proposed optimal parameters of decoder with variable coding rate for implementation. According to the optimal parameters, the pragmatic TCM of rate 213, 5/6, 819 was modeled by VHDL. The results designed by VHDL can be verified.

VHDL로 구현된 직렬승산 리드솔로몬 부호화기의 복잡도 분석

백승훈,송익호,배진수,Back Seung hun,Song Iick ho,Bae Jin soo 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.3C

리드솔로몬 부호화기를 구현하기 위해서 제안된 구조는 널리 알려진 대로 일반적인 구조와 직렬승산기를 쓰는 구조가 있다. 일반적 구조의 부호화기는 구조가 복잡한 대신 처리속도가 빠르고, 반면에 직렬승산기를 쓰는 부호화기는 구조는 단순하지만 처리속도는 그다지 빠르지 않은 것으로 알려져 있다. 이 논문에서는, 이 널리 알려진 사실이 VHDL로 구현할 때는 사실이 아닐 수도 있다는 것을 보인다. 이는, 직렬승산기에 필요한 쌍대기저 변환테이블을 구현하는 데에는 많은 게이트가 필요한 경우가 있기 때문인 것으로 해석된다. 한편 두 가지 구조를 써서 VHDL로 구현한 부호화의 처리속도는 모두 같다. Reed-Solomon code is one of the most versatile channel codes. The encoder can be implemented with two famous structures: ordinary and bit-serial. The ordinary encoder is generally known to be complex and fast, while the bit-serial encoder is simple and not so fast. However, it may not be true for a longer codeword length at least in VHDL implementation. In this letter, it is shown that, when the encoder is implemented with VHDL, the number of logic gates of the bit-serial encoder might be larger than that of the ordinary encoder if the dual basis conversion table has to be used. It is also shown that the encoding speeds of the two VHDL implemented encoders are exactly same.

VHDL을 이용한 동기탈조 검출 알고리즘 구현에 관한 연구

權五相(O-Sang Kwon),金喆煥(Chul-Hwan Kim) 대한전기학회 2006 전기학회논문지A Vol.55 No.5

In a power system, an out-of-step condition causes a variety of risk such as serious damage to system elements, tripping of loads and generators, mal-operation of relays, etc. Therefore, it is very important to detect the out-of-step condition and take a proper measure. This paper presents a study on implementation of out-of-step detection algorithm using VHDL(Very high speed Hardware Description Language). The structure of out-of-step detection algorithm is analyzed for development of out-of-step detection relay on the FPGA(Field Programmable Gate Array). The out-of-step algorithm is separated to 4 parts: DFT IF, complex power calculation IP, out-of-step detection IP, control unit. Each parts are developed and simulated by using VHDL.

VHDL을 이용한 시스터메틱 LT 부호의 구현

장매향,김수영,장진영,김원용 통신위성ㆍ우주산업연구회 2014 한국위성정보통신학회논문지 Vol.9 No.2

Luby transform (LT) 부호는 무율(rateless) 부호의 하나로써, 주어진 정보 길이에 대해 이론적으로 무한대의 부호어를 생성해 낼 수 있도록 설계된 부호이다. 이와 같은 무율부호는 방송 및 멀티캐스팅 서비스에서 수신자 별로 서로 다른 채널의 상황에 대비하여 사용될 수 있다는 점에서 효과적인 방식이다. 위성 시스템에서도 이와 같은 무율부호를 적용하는 여러 가지 경우에 대하여 연구가 진행 중이다. 본 논문에서는 이와 같은 연구 추세를 감안하여 무율부호 중 가장 먼저 개발된 LT 부호에 대한 하드웨어 구현을 위하 여, VHDL을 이용하여 LT 부호의 구현 결과를 소개한다. 본 논문에서 제시된 결과는 향후 위성 시스템에서 무율 부호가 효과적으로 활용될 수 있는 기초적인 자료로 활용될 것이다.

VHDL을 이용한 유도전동기의 속도제어

박형준,권영안 釜山大學校生産技術硏究所 2002 生産技術硏究所論文集 Vol.61 No.-

최근에 VHDL을 이용한 ASIC 회로설계 기술이 개발되면서 전용 프로세서의 설계가 용이하게 되어 많은 분야에서 응용되고 있다. 본 논문은 VHDL을 이용한 ASIC 회로설계 기술을 유도전동기의 송도제어에 응용하는 연구로서 유도전동기 구동시스템의 제어부를 효율적으로 설계하고 one-chip으로 구현하는데 목적을 두고 있다. 이를 위해 유도전동기의 속도제어 방식인 슬립제어의 동작레벨을 기술하고 시뮬레이션하여 동작을 확인한 후, 회로를 합성하고 최종적으로 FPGA를 이용하여 속도제어 ASIC을 제작하였다. 본 논문에서 제시된 유도전동기의 속도제어 시스템은 시뮬레이션과 실험을 통하여 그 타당성을 입증하였다. The ASIC chip design for the speed control of an induction motor has been a subject of increasing interest since an effective system-on-a-chip design methodology is developed. This paper investigates the design and implementation of the ASIC chip for the speed control of an induction motor using VHDL which is a standarded hardware description language. The presented system is implemented using a simple electronic circuit based on FPGA. The overall drive system for the speed control of an induction motor is verified through the simulation and experiment.

흐름도를 이용한 인터페이스 회로 생성 알고리즘에 관한 연구

우경환,이천희 한국시뮬레이션학회 2001 한국시뮬레이션학회 논문지 Vol.10 No.1

In this paper, we describe the generation method of interface logic which replace between IP & IP handshaking signal with asynchronous logic circuit. Especially, we suggest the new asynchronous sequential "Waveform to VHDL" code creation algorithm by flow chart conversion : Wave2VHDL - if only mixed asynchronous timing waveform is presented the level type input and pulse type input for handshaking, we convert waveform to flowchart and then replace with VHDL code according to converted flowchart. Also, we confirmed that asynchronous electronic circuits are created by applying extracted VHDL source code from suggest algorithm to conventional domestic/abroad CAD Tool, Finally, we assured the simulation result and the suggest timing diagram are identical.

SpecCharts 로부터 합성 가능한 Synchronous VHDL 코드 생성기 설계 및 구현

윤성조(Seong Jo Yun),최진영(Jin Young Choi),한상용(Sang Yong Han),이정아(Jeong A Lee) 한국정보처리학회 2000 정보처리학회논문지 Vol.7 No.11

We are using a methodology of virtual prototype(VP) which can reduce costs and developement time to the market. VP is composed of S/W component, H/W component, and interface component which links H/W to S/W. There are many methods of realizing H/W components, but we adopt a method which translates from system specification into hardware description in VHDL. In this paper, we present design and implementation of code generator from SpecCharts as system specification language to a VHDL code which can be synthesized and verified. The verification becomes feasible when the hardware satisfies synchronous semantics, which we call, Synchronous VHDL.

VHDL을 이용한 확장 인터럽트 제어기의 설계

박성수,박승엽 한국정보통신학회 2003 한국정보통신학회논문지 Vol.7 No.3

고성능 모터제어에 이용되는 대부분의 디지털 시그널 프로세서(DSP)에는 외부 인터럽트 입력 채널이 4개 정도 제공되고 있다. 그러나, 모터제어에서 이용될 수 있는 외부 인터럽트의 수는 이보다 훨씬 많은 수이다. 8259와 같은 상용화된 프로그램 가능한 인터럽트 제어기는 8채널의 입력을 기본으로 하고 있으며 보다 많은 인터럽트 입력을 이용하고자 할 경우 이를 종속 연결하여 채널을 확장시켜야 한다. 그리고 모터제어용 마이크로프로세서와의 인터페이스에 있어서 불편한 점이 있으므로 본 논문에서는 상용화된 인터럽트 제어기가 아닌 모터제어용 마이크로프로세서와의 인터페이스에 더욱 적합한 인터럽트 제어기의 구현과 기타의 주변장치들이 구현된 프로그램 가능한 디바이스의 소자 이용률을 높히기 위하여 모터제어에 필요한 수만큼 인터럽트 입력채널을 14채널로 확장한 인터럽트 제어기를 VHDL을 이용하여 설계하였다. 이를 위하여 간단한 인터럽트 제어기의 모델을 제안하였으며, 시뮬레이션을 통해 설계된 제어기의 유용성을 확인하였다. Most digital signal processors provide 4 external interrupt input channels. But these are not sufficient for external interrupts of motor controls. Customized programmable interrupt controller, 8259, has 8 interrupt channels. Therefore, in the case of more external interrupt channels are needed, designers must expand by cascading the 8259. And this, 8259 device, have some inconvenience of interfacing the microprocessor in motor controls. In this paper, the expanded interrupt controller with 14 sufficient interrupt input channels for motor controls is designed using VHDL on the purpose of interfacing the microprocessor to the interrupt controller more compatibly and increasing the device utilization of FPGA/CPLD designed another peripherals. The interrupt controller model and each function blocks is proposed and illustrated. Simulation result are presented to estimate the designed interrupt controller.