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A Buffer Control Scheme for Reconstructing an Interest Region with High Quality
이종배,김성대 에스케이텔레콤 (주) 1998 Telecommunications Review Vol.8 No.3
Selective coding scheme [1] is a method which can reconstruct interest regions which are more important than other regions with high quality, and our paper proposes a buffer control for this selective coding in image sequence. Our buffer control scheme generally assigns more bits to the target region and less bits to background so that the target region may be reconstructed with high quality. Simulations show that the suggested algorithm performs well especially in the circumstances where background changes and the target region is small enough compared with that of background.
이종배,이성수,Lee, Jong-Bae,Lee, Seongsoo 한국전기전자학회 2017 전기전자학회논문지 Vol.21 No.3
SENT(single edge nibble transmission)는 차량에 탑재되는 다양한 센서와 ECU(electronic control unit)간의 직렬 통신 프로토콜이다. SENT는 디지털 파형을 사용하기 때문에 트랜시버 회로가 필요 없고 구조가 간단하며 가격이 저렴하여 주로 센서 내장형 통신 인터페이스로 주로 사용된다. 본 논문에서는 Verilog HDL을 이용하여 SAE J2716 규격을 만족하는 SENT 인터페이스를 설계하였다. 또한 이를 FPGA로 구현하고 테스트 보드를 제작하여 동작을 확인하였다. 0.18um 공정으로 합성하였을 때의 게이트 수는 약 2,500 게이트이다. SENT (single edge nibble transmission) is a serial communication protocol between automotive sensors and ECU (electronic control unit). SENT exploits digital waveform, so it has a simple and cheap architecture without transceiver circuits. Usually it is exploited as an embedded communication interface in the sensors. In this paper, a SENT interface was designed in Verilog HDL, fully complying with SAE J2716. It was implemented in FPGA, and verified on a test board. When it was synthesized, the gate count is about 2,500 gates in 0.18um technology.
곱셈기를 재사용하는 8×8 HEVC 코어 역변환기 설계
이종배,이성수,Lee, Jong-Bae,Lee, Seongsoo 한국전기전자학회 2013 전기전자학회논문지 Vol.17 No.4
본 논문에서는 곱셈기를 재사용하는 $8{\times}8$ HEVC 코어 역변환기 아키텍쳐를 제안한다. HEVC 코어 변환에서는 하위 크기 블록 전체와 상위 크기 블록의 짝수 부분이 동일하기 때문에 $8{\times}8$ 코어 변환기 하나로 $8{\times}8$ 및 $4{\times}4$ 코어 변환을 모두 수행할 수 있다. 그러나 $8{\times}8$ 코어 변환이 8 화소를 동시에 처리하는데 반하여 $4{\times}4$ 코어 변환은 4 화소만 동시에 처리하기 때문에 하나의 $8{\times}8$ 코어 변환기로 $4{\times}4$ 및 $8{\times}8$ 코어 변환을 모두 처리하게 되면 $4{\times}4$ 코어 변환에서 프레임을 처리하는데 필요한 시간이 $8{\times}8$ 코어 변환의 2배가 된다. 본 논문에서는 이러한 문제점을 해결하기 위해서 곱셈기를 재사용하여 $8{\times}8$ 코어 역변환기 하나를 두 개의 $4{\times}4$ 코어 역변환기로도 동작시킬 수 있는 새로운 코어 역변환기 아키텍쳐를 제안한다. 제안하는 $8{\times}8$ 코어 역변환기는 프레임 처리 시간이 $8{\times}8$ 코어 역변환과 $4{\times}4$ 코어 역변환에서 모두 동일하며, 기존에 제안된 아키텍쳐에 비해 게이트 수를 12% 줄일 수 있다. This paper proposed an $8{\times}8$ HEVC inverse core transform architecture reusing multipliers. In HEVC core transform, processing of lower size block is identical with even part of upper size block. So an $8{\times}8$ core transform architecture can process both $8{\times}8$ and $4{\times}4$ core transforms. However, when $8{\times}8$ core transform architecture is exploited, frame processing time doubles in $4{\times}4$ core transform, since $8{\times}8$ and $4{\times}4$ core transforms concurrently process 8 and 4 pixels, respectively. In this paper, a novel inverse core transform architecture is proposed based on multiplier reuse. It runs as an $8{\times}8$ inverse core transformer or two $4{\times}4$ inverse core transformer. Its frame processing time is same in $8{\times}8$ and $4{\times}4$ core transforms, and reduces gate counts by 12%.