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고집적 GaAs 디지틀 집접회로 제작을 위한 Self-aligned MESFET 공정
양전욱,심규환,최영규,조낙희,박철순,이경호,이진희,조경익,강진영,이용탁,Yang, Jeon-Uk,Shim, Kyu-Hwan,Choi, Young-Kyu,Cho, Lack-Hie,Park, Chul-Soon,Lee, Keong-Ho,Lee, Jin-Hee,Cho, Kyoung-Ik,Kang, Jin-Yeong,Lee, Yong-Tak 한국전자통신연구원 1991 전자통신 Vol.13 No.4
저전력 고집적 GaAs 디지틀 IC에 적합한 기본 논리회로인 DCFL (Direct Coupled FET Logic) 을 구현하기 위한 소자로 WSi게이트 MESFET 공정을 연구하였으며, 이와 함께 TiPtAu 게이트 소자를 제작하였다. MESFET 의 제작은 내열성게이트를 이용한 자기정렬 이온주입 공정을 사용하였으며 주입된 Si 이온은 급속열처리 방법으로 활성화하였다. 또한 제작공정중 저항성 접촉의 형성은 절연막을 이용한 리프트 - 오프 공정을 이용하였다. 제작된 WSi게이트 MESFET은 $1\mum$ 게이트인 경우 222mS/mm의 트랜스컨덕턴스를 나타내어 우수한 동작특성과 집적회로 공정의 적합성을 보였으며 이와 동등한 공정조건으로 제작된 TiPtAu 게이트 MESFET 은 2" 기판 내에서 84mV의 임계전압 변화를 나타내었다.
Optical Stepper의 이중노광에 의한 미세한 포토레지스트 패턴의 형성
양전욱,김봉렬,박철순,박형무 대한전자공학회 1994 전자공학회논문지-A Vol.31 No.7
A very fine pattern formation process using double exposure is investigated, which can overcome the resolution limit of optical wafer stepper. The very fine pattern can be obtained by moving the edge profile of large pattern by means of moving the stepper stage. The simulation results show that the light transmittance decrease bellow 9%, and the contrast increase to 16.6% for the 0.3$\mu$m photoresist pattern exposeed by the double exposure using i-line wafer stepper. And the experimental results show that fine photoresist pattern as short as 0.2$\mu$m can be obtained without a loss of photoresist thickness. Also, it proves that the depth of focus for 0.3$\mu$m pattern is longer than $1.5\mu$m. And, the very fine negative photoresist pattern was formmed by using the double exposure technique and the image reversal process.
형상반전공정의 패턴형성시 선폭감소를 이용한 0.25um T-gate MESFET의 제작
양전욱,김봉렬,박철순,박형무 대한전자공학회 1995 전자공학회논문지-A Vol.32 No.1
In this study, very fine photoresist pattern was examined using the image reversal process. And very fine photoriesist pattern (less than 0.2um) was obtsined by optimizing the exposure and reversal baking condition of photoresist. The produced pattern does not show the loss of thickness, and has a sparp negative edge profile. also, the ion implanted 0.25um T-shaped gate MESFET was fabricated using this resist pattern and the directional evaporation of gate metal. The fabricated MESFET has the maximum transconductance of 302 mS/mm, and the threshold voltage of -1.8V, and the drain saturation current of this MESFET was 191 mA/mm.
선택적 Si 확산을 이용한 저저항층을 갖는 이온주입 GaAs MESFET
양전욱 대한전자공학회 1999 電子工學會論文誌, D Vol.d36 No.3
SiN로부터 GaAs로 확산된 Si을 이용하여 소스와 드레인 영역에 고농도 Si 확산층을 갖는 GaAs MESFET를 제작하였다. 제작된 MESFET의 소스와 드레인 영역은 950°C, 30초의 열처리에 의해 Si 확산층이 표면에서부터 350Å두께로 형성되어 확산층이 없을 때 1000Ω/sq.정도였던 면저항이 400Ω/sq.로 내외로 감소하였다. 고농도로 확산된 Si은 AuGe/Ni/Au와 GaAs 기판 사이의 저항성 접촉 특성을 2.5×10\sub -6\Ω-cm\sup 2\로부터 1.5×10\sup -6\Ω-cm\sup 2\로 개선시켰다. 제작된 lum게이트 길이의 확산층을 갖는 MESFET는 최대 트랜스컨덕턴스가 260mS/mm 이었으며, 이득과 최소잡음지수는 12GHz에서 각각 8.5dB와 3.57dB를 나타내 같이 제작된 표면 확산 층이 없는 MESFET에 비해 1.3dB와 0.4dB가 향상되었다. Ion implanted GaAs MESFET with low resistive layer was fabricated using Si diffusion into GaAs from SiN. During the thermal annealing at 95$0^{\circ}C$ for 30s, Si diffused into ion implanted region of GaAs from SiN and they formed low resistive layer of 350$\AA$ thickness. The diffusion of Si decreased the sheet resistance of source and drain region from 1000$\Omega$/sq. to 400$\Omega$/sq. and the AuGe/Ni/Au ohmic contact resitivity from 2.5$\times$10sub -6$\Omega$-cmsup 2 to $1.5\times$10sup -6$\Omega$-cmsup 2. The fabricated lum gate length MESFET with Si diffused surface layer shows the transconductance of 360ms/mm, 8.5dB of associated gain and 3.57dB of minimum noise figure at 12GHz. These performances are better than that of MESFET without Si diffused layer.
Selective Si Epitaxy for Device Isolation
양전욱,조경익,박신종,Yang, Jeon Wook,Cho, Kyoung Ik,Park, Sin Chong The Institute of Electronics and Information Engin 1986 전자공학회논문지 Vol.23 No.6
The effect of SiH2Cl2 -HCl gas on the growth rate of epitaxial layer is studied. The temperature, pressure and gas mixing ratio of SiH2Cl2 and HCl are varied to study the growth rate dependence and selective Si epitaxy. The P-n junction diode is fabricated on the epitaxial layer and electrical characteristics are examined. Also, using selective Si epitaxy, a possibility of thin dielectric isolation process, that gives an independent isolation width on the mask dimension, is examined.
N₂O 플라즈마에 의한 AlGaN/GaN HEMT의 누설전류 감소
양전욱(Yang, Jeon-Wook) 한국전기전자학회 2007 전기전자학회논문지 Vol.11 No.4
본 연구에서는 AlGaN/GaN HEMT (High electron mobility transistor)를 제작하고 20 mTorr의 챔버 압력과 15 sccm의 유량, 40 W의 RF 전력의 조건으로 원거리에서 형성된 플라즈마로 소스와 드레인 영역을 10초120초 동안 처리하여 HEMT의 전기적 특성을 관찰하였다. 상온에서 플라즈마에 처리한 경우 HEMT의 특성이 변화하지 않았으나 의 온도에서 10초 동안 처리한 경우 게이트 길이가 1um, 소스와 드레인 사이의 거리가 4um인 HEMT의 게이트 누설전류가 246 nA로부터 1.2 pA로 크게 감소하였다. 또한 25 um 떨어진 200um 폭의 두 활성층 사이 누설전류가 3 uA로부터 7 nA로 감소하였으며 720 의 활성층의 면저항을 608 로 감소시켜 도전율의 증가를 나타내기도 하였다. 플라즈마의 처리에 의한 전기적 특성 개선은 10초 이내의 짧은 시간 동안 이루어지며 더 이상의 처리는 누설전류 특성 개선에 도움이 되지 않았다. 또한 플라즈마 처리로 개선된 특성은 의 증착과 식각 후에도 개선된 특성이 유지되었다. 플라즈마의 처리는 트랜지스터의 트랜스컨덕턴스와 드레인 전류의 증가, 드레인 전류의 차단특성의 개선에도 기여하여 고품위의 AlGaN/GaN HEMT 제작에 효과적으로 이용될 수 있음이 확인되었다. AlGaN/GaN high electron mobility transistors (HEMTs) were fabricated and the effect of plasma on the electrical characteristics of the devices was investigated. The HEMT exposed to plasma formed by 40 W of RF power in a chamber with pressure of 20 mTorr at a temperature of , exhibited a reduction of gate leakage current from 246 nA to 1.2 pA by 10 seconds treatment. The current between the two isolated active regions reduced from 3 uA to 7 nA and the sheet resistance of the active layer was lowered also. The variations of electrical characteristics for HEMT were occurred within a short time expose of 10 seconds and the successive expose did not influence on the improvements of gate leakage characteristics and conductivity of the active region. The reduced leakage current level was not varied by successive deposition and its removal. The transconductnace and drain current of AlGaN/GaN HEMTs were increased also by the expose to the N₂O plasma.