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Fine-Grained FSMD Power Gating Considering Power Overhead
신치훈,오명훈,Jae-Woo Sim,Jae-Chan Jeong,김성운 한국전자통신연구원 2011 ETRI Journal Vol.33 No.3
As a fine-grained power gating method for achieving greater power savings, our approach takes advantage of the finite state machine with a datapath (FSMD) characteristic which shows sequential idleness among subcircuits. In an FSMD-based power gating, while only an active subcircuit is expected to be turned on, more subcircuits should be activated due to the power overhead. To reduce the number of missed opportunities for power savings, we deactivated some of the turned-on subcircuits by slowing the FSMD down and predicting its behavior. Our microprocessor experiments showed that the power savings are close to the upper bound.
HASTE를 이용한 센서네트워크 노드용 비동기 MSP430 프로세서의 상위수준 설계
신치훈,오명훈,김영우,김성남,김성운,김명준 한국차세대컴퓨팅학회 2007 한국차세대컴퓨팅학회 논문지 Vol.3 No.2
본 논문에서는 센서네트워크 노드용으로 적합한 비동기 MSP430 호환 프로세서의 구현을 다룬다. 기존 동기식 프로세서에서는 센서네트워크의 긴 대기시간 동안 클럭에 의한 에너지낭비가 노드의 수명을 좌우하는 결정적인 요인이다. 반면 전역 클럭 없이 회로 설계가 가능한 비동기 회로에서는 원천적으로 클럭에 의한 에너지 낭비를 제거할 수 있다. 이러한 장점에도 불구하고 비동기회로가 널리 활용되지 못했던 이유는 설계가 어렵고 비동기식 회로를 위한 상용 캐드툴이 부족했기 때문이다. 하지만 최근 디자인 비용과 실제 칩에서 오동작 가능성을 대폭 줄일 수 있는 상위수준 캐드툴들이 속속 등장하고 있다. 본 논문에서는 상위수준 비동기회로 개발언어인 Haste를 사용하여 센서네트워크 노드용 MSP430 프로세서와 명령어 호환 가능한 비동기식 프로세서를 Haste와 TiDE를 이용하여 설계하였다. 실험 결과 비동기 MSP430 은 동기식보다 전력이 최대 45% 감소하였다.
A Low Power Asynchronous MSP430 Processor for Ubiquitous Sensor Network
신치훈(ChiHoon Shin),Delong Shang,오명훈(MyeongHoon Oh),김영우(YoungWoo Kim),김성남(SungNam Kim),Alex Yakovlev,김성운(SungWoon Kim) 대한전기학회 2007 대한전기학회 학술대회 논문집 Vol.2007 No.4
This paper describes the design of an asynchronous implementation of a sensor network processor. The main purpose of this work is the reduction of power consumption in sensor network node processors and the research presented here tries to explore the suitability of asynchronous circuits for this purpose. The Handshake Solutions toolkit is used to implement an asynchronous version of a sensor processor. The design is made compact, trading area and leakage power savings with dynamic power costs, targeting the typical sparse operating characteristics of sensor node processors. It is then compared with a synchronous version of the same processor. Both versions are then compared with existing commercial processors in terms of power consumption.
신치훈(Chi-Hoon Shin),오명훈(Myeong-Hoon Oh),박경(Kyoung Park),김성운(Sung-Woon Kim) 대한전기학회 2006 정보 및 제어 심포지엄 논문집 Vol.2006 No.1
In this paper we present a new-generation sensor network processor which is not optimized in circuit level, but in system architecture level. The new design build on a conventional processor architecture, improving the design by focusing on application oriented specification, ISA, and micro-architectural optimization that reduce overall design size and advance energy-per-instruction. The design employs harvard architecture, 8-bit data paths, and an compact 19 bit wide RISC ISA. The design also features a unique interrupt handler which offloads periodical monitoring jobs from the main part of CPU. Our most efficient design is capable of running at 300 ㎑ (0.3 MIPS) while consuming only about few pJ/instruction.
오명훈,김영우,신치훈,김성남,Oh, M.H.,Kim, Y.W.,Shin, C.H.,Kim, S.N. 한국전자통신연구원 2009 전자통신동향분석 Vol.24 No.6
비동기식 회로는 전역 클록이 없이 모듈끼리의 핸드셰이크 프로토콜에 의해 데이터를 동기화하고, 전송하는 회로로 전역 클록에 기반한 동기식 회로에 비해 전역 클록으로 인한 문제점들, 예를 들면, 타이밍 종결 문제, 전력 소모 문제, 다중 클록 도메인 설계 문제 등에서 이점을 갖는다. 최근에는 이 두 가지 회로의 장점을 모아 서로 다른 클록에 기반한 비교적 작은 규모의 동기식 모듈을 기반으로 모듈끼리의 데이터 전송을 비동기식으로 수행하는 GALS 구조도 많이 연구되고 있다. 본 고에서는 이러한 비동기식 회로를 위한 설계 방식을 설명하기 위해 먼저, 비동기식 회로의 특성과 설계 동향, 설계 방식에 영향을 미치는 핸드셰이크 프로토콜 및 지연 모델을 소개한다. 그리고, 크게 세가지의 설계 방식을 간단한 예제를 통해 설명한다.
비동기식 저전력 MSP430 프로세서 코어의 게이트 수준설계
오명훈,김성운,신치훈 한국차세대컴퓨팅학회 2008 한국차세대컴퓨팅학회 논문지 Vol.4 No.4
본 논문은 최근 저전력 요구가 중요시되는 센서네트워크의 센서 노드에 사용되는 프로세서에 관한 것이다. TI 사의 MSP430 프로세서 코어와 호환되는 프로세서를 비동기식 설계 기법을 적용하여 마이크로 컨트롤러 자체를 저전력화한다. 프로세서 코어 내부의 제어 로직을 AFSM (Asynchronous Finite State Machine)으로 기술하고 비동기전용 합성툴을 사용하여 게이트 수준으로 설계하였으며, 데이터 패스 로직은 동기식의 것과 동일하게 설계 하였다. 마지막으로 설계된 프로세서 코어를 게이트 수준에서 동기식 방법과 성능 및 에너지 소모를 비교하였다. 또한, 특화된 비동기식 언어를 사용한 상위수준 합성 방법으로 설계된 동일한 프로세서 코어와도 성능, 에너지 소모을 비교하였다. 0.13 um 공정에서 ideal 클록을 가정한 시뮬레이션 결과, 동기식에 비해서는 성능은 동일하였고 에너지는 31.9 % 덜 소모하였다. 상위수준 합성 방법의 비동기식 설계 방법과는 2.7배 성능이 향상되었고, 28.8 % 에너지를 덜 소모하는 것을 확인하였다. With clockless design method an asynchronous version of MSP430 processor core was designed to pursuethe reduction of power consumption. We use data path of synchronous design without change, and, for controlpath, we described inner control logics using asynchronous finite state machine (AFSM) and generated gatelevel netlist. The asynchronous version of MSP430 core was compared with an already designedasynchronous MSP430 core which employed the high-level asynchronous tool flow based on a specializedlanguage and a clock based synchronous MSP430 core at 0.13 um CMOS technology. The maximumperformance of the high-level tool flow version was only 40.6 % of the synchronous or the AFSM version.The AFSM version saves the energy consumption of the synchronous version and the TiDE tool version byabout 31.9 % and 28.8 %, respectively.
Architectural Design Issues in a Clockless 32 Bit Processor Using an Asynchronous HDL
오명훈,김영우,곽상훈,신치훈,김성남 한국전자통신연구원 2013 ETRI Journal Vol.35 No.3
As technology evolves into the deep submicron level, synchronous circuit designs based on a single global clock have incurred problems in such areas as timing closure and power consumption. An asynchronous circuit design methodology is one of the strong candidates to solve such problems. To verify the feasibility and efficiency of a largescale asynchronous circuit, we design a fully clockless 32-bit processor. We model the processor using an asynchronous HDL and synthesize it using a tool specialized for asynchronous circuits with a top-down design approach. In this paper, two microarchitectures, basic and enhanced, are explored. The results from a pre-layout simulation utilizing 0.13-μm CMOS technology show that the performance and power consumption of the enhanced microarchitecture are respectively improved by 109% and 30% with respect to the basic architecture. Furthermore, the measured power efficiency is about 238 μW/MHz and is comparable to that of a synchronous counterpart.