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Al0.3Ga0.7As/GaAs 고전자 이동도 트랜지스터 구조의 Electroreflectance 특성
고병수,배인호 한국물리학회 2008 새물리 Vol.57 No.3
Electroreflectance (ER) studies of the Al$_{0.3}$Ga$_{0.7}$As/GaAs high electron mobility transistor (HEMT) structure were performed in the temperature range of 18-300 K. The room-temperature ER spectra showed three signals: 1.41, 1.80 and 1.75 eV. These were attributed to the band edges of GaAs and AlGaAs and to the spin-orbital splitting of GaAs, respectively. From the measured Franz-Keldysh oscillations (FKO), we found that the strength of the interfacial electric field increasesd as the reverse dc bias voltage ($V_{dc}$) was increased. We also observed that two-dimensional electron gas (2DEG) was separated from the GaAs signal of about $V_{dc}$=-7 V, and we determined the 2DEG concentrations were taken at various temperatures. Al$_{0.3}$Ga$_{0.7}$As/GaAs 고전자 이동도 트랜지스터 (high electron mobility transistor; HEMT) 구조의 특성을 온도 18-300 K 범위에서 electroreflectance (ER) 방법으로 조사하였다. 상온 ER 신호에서는 약 1.41, 1.80 및 1.75 eV에서의 3개의 피크가 관측되었다. 이 피크들은 GaAs, AlGaAs 및 GaAs의 spin-orbital splitting에 관련된 신호이었다. 그리고 측정된 Franz-Keldysh oscillations (FKO)로부터, 역방향 바이어스 전압 ($V_{dc}$)이 증가함에 따라 계면 전기장의 세기는 증가하였다. 또한 $V_{dc}$=$-$7 V 부근에서 GaAs 신호로부터 2차원 전자가스 (2DEG)의 신호가 분리되었으며, 다양한 온도에서 2DEG 농도 ($N_{2D}$)를 구하였다.
UD(Ultra Definition) 동영상 실시간 처리를 위한 H.264/AVC CAVLC 병렬 아키텍처 설계
고병수,공진흥,Ko, Byung Soo,Kong, Jin-Hyeung 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11
In this paper, we propose high-performance H.264/AVC CAVLC encoder for UD video real time processing. Statistical values are obtained in one cycle through the parallel arithmetic and logical operations, using non-zero bit stream which represents zero coefficient or non-zero coefficient. To encode codeword per one cycle, we remove recursive operation in level encoding through parallel comparison for coefficient and escape value. In oder to implement high-speed circuit, proposed CAVLC encoder is designed in two-stage {statical scan, codeword encoding} pipeline. Reducing the encoding table, the arithmetic unit is used to encode non-coefficient and to calculate the codeword. The proposed architecture was simulated in 0.13um standard cell library. The gate count is 33.4Kgates. The architecture can support Ultra Definition Video ($3840{\times}2160$) at 100 frames per second by running at 100MHz. 본 연구에서는 UHD($3840{\times}2160$)영상을 실시간 처리하는 고성능 H.264/AVC CAVLC 부호화기를 설계하였다. 연산처리 성능을 높이기 위해 통계값 탐색 과정과 코드워드 부호화 과정을 각각 1사이클에 처리하도록 설계하였다. 통계값 탐색과정을 1사이클에 처리하기 위해 16개 계수들의 '0' 또는 '0'이 아님을 표시하는 비트열을 만들어 산술 및 논리연산을 통해 통계값을 한 번에 구하였다. 그리고 코드워드 부호화 과정을 1사이클에 처리하기 위해 레벨의 코드워드 길이를 결정하는 계수들과 임계값들과의 비교 연산을 동시에 처리함으로써 코드워드 부호화 과정의 재귀적 연산을 제거하였다. 제안하는 H.264/AVC 병렬 CAVLC 부호화기는 통계값 탐색 단계과 코드워드 부호화 단계로 나뉘는 2단 파이프라인 구조로 고속 병렬 연산 회로를 구현하였으며, 산술 연산을 적용하여 코드워드 부호화 테이블을 회로의 크기를 줄이고자 하였다. 0.13um 공정에서 시뮬레이션한 결과, 게이트 수는 33.4Kgates이며, 최대동작주파수 100MHz에서 UD 영상을 초당 100프레임으로 실시간 처리가 가능하다.