GaAs Hyperabrupt Junction 바랙터 다이오드와 리액턴스 정합을 이용한 Ka-Band 아날로그 위상변화기의 설계

조성익,Seong-Ik Cho 한국전자파학회 2003 한국전자파학회논문지 Vol.14 No.5

본 논문에서는 Ka-band에 대한 반사형 아날로그 위상변화기의 설계 및 제작결과를 기술하였다. 큰 위상 변화를 가지기 위해서 병렬의 GaAs hyperabrupt junction 바랙터 다이오드와 리액턴스 정합 방법을 사용하였으며 이론적인 설계공식도 도출하였다. Ka-band에서는 조립과정도 중요하며 조립과정중 발생할 수 있는 기생성분을 최소화하기 위한 조립절차도 포함하였다. 제작결과는 Ka-Band에서 기존 것보다 큰 220$^{\circ}$$\pm$7$^{\circ}$ 가변의 위상변화와 삽입손실이 5 dB$\pm$1 dB를 가진 우수한 성능의 측정된 결과를 얻었다. This paper describes performance data and design information on a reflection-type analog phase shifter used in Ka-band. Arranging a couple of GaAs hyperabrupt junction varactor diode parallel in a circuit, and applying reactance matching method accordingly, it is possible to 831 a large the phase shift. Design equation is formulated theoretically. Since the assembly process is important in Ka-band, this paper also includes the assembly process that is essential to minimize the generation of parasitic elements during the assembly process. It is obtained variable phase shift 220$^{\circ}$${\pm}$7$^{\circ}$ and insertion loss 5 dB${\pm}$1 dB as a measured result larger than the existing figure in Ka-band.

SCF용 CMOS OP AMP의 설계

조성익,김석호,김동룡,Cho, Seong-Ik,Kim, Seok-Ho,Kim, Dong-Yong 대한전자공학회 1989 전자공학회논문지 Vol. No.

본 논문에서는 저소비 전력이고 회로설계가 용이한 CMOS 회로를 이용하여 음성신호 처리용 SCF를 집적화 할때 OP AMP를 디지탈 부분과 공존할 수 있도록 ${\pm}$5V로 전원을 설정하여 CMOS OP AMP의 설계예를 들고 설계방법에 의해 구한 MOS 트랜지스터의 채널폭과 길이를 설계회로에 적용하여 LAYOUT 하였으며 시뮬레이션을 통하여 동작특성을 조사하였다. 또한 이 설계법은 주어지는 설계조건에 따라 설계 되어지므로 다른 용도의 CMOS OP AMP 설계에도 이용되어질 수 있을 것이다. In this paper, as we have integrated SCF for voice signal processing using CMOS circuit with the low power dissipation and the easy circuit design, it has been presented the simplified CMOS OP AMP design method with ${\pm}$5V pwoer source in order to use together with digital part. After an example about SCF CMOS OP AMP design, it has been performed layout appling channel width and length obtained by design method, and then its characteristics were simulated by SPICE 2G program. Therefoe, this design method will be applied the general CMOS OP AMP design in the electronic circuit.

항공사진에 포함된 기점 마크의 자동 인식

조성익(Seong Ik CHO),방기인(Ki In Bang) 한국정보과학회 2002 한국정보과학회 학술발표논문집 Vol.29 No.2Ⅱ

항공사진에 포함된 기점 마크의 방사 및 기하 특성을 이용하여 마크의 중심 위치를 자동으로 인식하기 위한 방안을 제안한다. 마크를 포함하는 배경 영역의 방사 특성에 기반을 둔 전략에 근거하여, 입력된 영상을 이치화한 다음 형태 연산자를 적용시켜 기점 마크가 있는 후보 영역을 추출한다. 기하 특성에 기반을 둔 전략에 근거하여 ∇²G 필터링과 대칭성 강조 필터링을 적용시킨 후, 대칭이 가장 강하게 나타나는 위치인 마크의 중심 위치를 구한다. 66매의 기전 마크 영상에 대한 평가 결과 중심 위치가 1 화소의 정확도까지 얻어질 수 있다는 것을 확인할 수 있었다.

사회적 구성주의 관점에서 초등체육 수업방법 분석

조성익(Seong Ik Cho),조한무(Han Moo Cho) 한국스포츠교육학회 2001 한국스포츠교육학회지 Vol.8 No.2

항공사진에 포함된 사진 지표의 자동 인식

조성익(CHO Seong-Ik),방기인(BANG Ki-In),김경옥(KIM Kyung-Ok) 대한공간정보학회 2002 대한공간정보학회지 Vol.10 No.3

여러개의 S/H단 구조를 가지는 파이프라인 A/D변환기

趙成翊(Seong-Ik Cho) 대한전기학회 2005 전기학회논문지 D Vol.54 No.3

I 형 게이트 내방사선 n-MOSFET 구조 설계 및 특성분석

이민웅,조성익,이남호,정상훈,김성미,Lee, Min-woong,Cho, Seong-ik,Lee, Nam-ho,Jeong, Sang-hun,Kim, Sung-mi 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.10

본 논문에서는 일반적인 실리콘 기반 n-MOSFET(n-type Metal Oxide Semiconductor Field Effect Transistor)의 절연 산화막 계면에서 방사선으로부터 유발되는 누설전류 경로를 차단하기 위하여 I형 게이트 n-MOSEFT 구조를 제안하였다. I형 게이트 n-MOSFET 구조는 상용 0.18um CMOS(Complementary Metal Oxide Semiconductor) 공정에서 레이아웃 변형 기법을 이용하여 설계되었으며, ELT(Enclosed Layout Transistor)와 DGA(Dummy Gate-Assisted) n-MOSFET와 같은 레이아웃 변형 기법을 사용한 기존 내방사선 전자소자의 구조적 단점을 개선하였다. 따라서, 기존 구조와 비교하여 반도체 칩 제작에서 회로 설계의 확장성을 확보할 수 있다. 또한, 내방사선 특성 검증을 위하여 TCAD 3D(Technology Computer Aided Design 3-dimension) tool을 사용하여 모델링과 모의실험을 수행하였고, 그 결과 I형 게이트 n-MOSFET 구조의 내방사선 특성을 확인하였다. In this paper, we proposed a I-gate n-MOSFET (n-type Metal Oxide Semiconductors Field Effect Transistor) structure in order to mitigate a radiation-induced leakage current path in an isolation oxide interface of a silicon-based standard n-MOSFET. The proposed I-gate n-MOSFET structure was designed by using a layout modification technology in the standard 0.18um CMOS (Complementary Metal Oxide Semiconductor) process, this structure supplements the structural drawbacks of conventional radiation-tolerant electronic device using layout modification technology such as an ELT (Enclosed Layout Transistor) and a DGA (Dummy Gate-Assisted) n-MOSFET. Thus, in comparison with the conventional structures, it can ensure expandability of a circuit design in a semiconductor-chip fabrication. Also for verification of a radiation-tolerant characteristic, we carried out M&S (Modeling and Simulation) using TCAD 3D (Technology Computer Aided Design 3-dimension) tool. As a results, we had confirmed the radiation-tolerant characteristic of the I-gate n-MOSFET structure.

고속 방전·충전 스위칭 전원차단회로 설계 제작 및 특성분석

이민웅,조성익,이남호,정상훈,Lee, Min-woong,Cho, Seong-ik,Lee, Nam-ho,Jeong, Sang-hun 한국정보통신학회 2017 한국정보통신학회논문지 Vol.21 No.5

In this paper, we proposed a novel crowbar circuit for high-speed discharge charge switching to solve discharge charge-time delay of supply voltage in the conventional crowbar circuit. The proposed circuit is designed to increase the charge-speed after high-speed discharge of supply voltage, thereby reducing the time exposed to radiation damage and, the normal operation time of electronic system after passing the pulse radiation. The simulation of the discharge charge-times before the implement of the hardware is conducted using Cadence's pspice tool, and DUT (Device Under Test) board is fabricated in the device level. The comparison measurement of the crowbar circuits is performed on the satellite-electronic device for 24V. As the result, we confirmed the high-speed function of the proposed circuit by improvement of the discharge-speed 96.8% and the charge-speed 27.3% as compared with the conventional circuit. 본 논문에서는 기존 전원차단회로의 공급전원 차단 복귀 시간 지연 문제를 해결하기 위하여 고속 방전 충전 스위칭 기능을 갖는 새로운 전원차단회로를 제안하였다. 제안된 전원차단회로는 공급전원 고속 차단 후 복귀(충전) 속도를 증가시키도록 설계함으로써 전자시스템의 방사선 노출 시간과 펄스 방사선이 지나간 후 정상동작하기 위한 시간을 줄였다. 하드웨어를 구현하기 전 방전 충전 시간의 시뮬레이션은 Cadence 사의 pspice tool을 이용하여 진행하였으며 소자레벨에서 DUT(Device Under Test) 보드를 제작하였다. 전원차단회로의 비교 측정은 24V용 인공위성 전자소자를 대상으로 수행되었다. 그 결과, 제안된 회로는 기존 회로에 비하여 방전속도 96.8%, 복귀속도 27.3% 향상으로 고속 기능이 구현됨을 확인하였다.

새로운 구조를 가지는 Tunable Bandpass $\Sigma-\Delta$ Modulator

김재붕,조성익,Kim, Jae-Bung,Cho, Seong-Ik 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.2

본 논문에서는 선별된 IF 대역의 데이터 변환을 위하여 모듈레이터의 하나의 계수값에 의하여 IF 대역 중심주파수을 조절할 수 있는 새로운 2차 SC Bandpass $\Sigma-\Delta$ 모듈레이터 구조를 제안한다. 제안한 구조는 기존구조에 비하여 2차 형태의 잡음 전달함수를 임의로 변경할 수 있고, 중심주파수 조절를 위하여 기존구조는 가변이 가능한 2개의 계수값, 기본클럭외 다른 8개의 클럭이 필요한 반면 제안한 구조는 가변이 가능한 하나의 계수값과 기본 클럭만으로 주파수를 조절할 수 있다. In this paper, tunable SC(switched capacitor) 2nd order bandpass $\Sigma-\Delta$(Sigma-Delta) modulator with novel architecture that can adjust the IF band center frequency by one coefficient value is proposed for data conversion in the IF(Intermediate Frequency) band. Its architecture can optionally adjust all the 2nd order noise transfer function in comparison with the conventional architecture. In order to adjust the center frequency, the conventional architecture needs the two variable coefficient values, basic clock and eight clocks. On the other hand, the proposed architecture can adjust the center frequency by one variable coefficient value and basic clock only.

입력 범위를 개선한 FDPA 방식의 3차 시그마-델타 변조기

권익준,김재붕,조성익,Kwon, Ik-Jun,Kim, Jae-Bung,Cho, Seong-Ik 한국전기전자학회 2014 전기전자학회논문지 Vol.18 No.2

본 논문은 개선된 입력 범위를 갖는 FDPA(Feedback Delay Pass Addition) 방식의 3차 SDM(Sigma-Delta Modulator) 구조를 제안한다. 기존의 구조는 2차 SDM 구조에서 디지털 딜레이 패스만을 추가하여 3차 전달함수를 구현하였지만, 첫 번째 적분기로 피드백 하는 패스가 많아짐에 따라 입력 범위가 매우 작은 단점이 있다. 그러나 제안된 구조는 첫 번째 적분기로 피드백 하는 디지털 패스를 2차 적분기로 피드백 하여 입력 범위를 9dB 개선할 수 있었다 이를 이중 샘플링 기법을 통해 연산 증폭기 한 개 만으로 3차 SC SDM을 구현하였다. 공급전압 1.8V, 신호대역폭 20KHz, 오디오 대역 샘플링 주파수 2.8224MHz 조건에서 $0.18{\mu}m$ CMOS 공정을 이용하여 제안한 SDM을 시뮬레이션한 결과, SNR(Signal to Noise Ratio)은 83.8dB, 전력소비는 $700{\mu}W$, Dynamic Range는 82.8dB이다. In this paper, $3^{rd}$ SDM with FDPA(Feedback Delay Pass Addition) technique to improve the input range is proposed. Conventional architecture with $3^{rd}$ transfer function is just made as adding a digital delay path in $2^{nd}$ SDM architecture. But the input range is very small because feedback path into the first integrator is increased. But, proposed architecture change feedback path into the first integrator to the second integrator, so input range could be improved about 9dB. The $3^{rd}$ SC SDM with only one operational amplifier was implemented using double-sampling technique. Simulation results for the proposed SDM designed in $0.18{\mu}m$ CMOS technology with power supply voltage 1.8V, signal bandwidth 20KHz and audible sampling frequency 2.8224MHz show SNR(Signal to Noise Ratio) of 83.8dB, the power consumption of $700{\mu}W$ and Dynamic Range of 82.8dB.