박형 기판을 사용한 Package-on-Package용 상부 패키지와 하부 패키지의 Warpage 분석

박동현,신수진,안석근,오태성,Park, D.H.,Shin, S.J.,Ahn, S.G.,Oh, T.S. 한국마이크로전자및패키징학회 2015 마이크로전자 및 패키징학회지 Vol.22 No.2

박형 package-on-package의 상부 패키지와 하부 패키지에 대하여 에폭시 몰딩 컴파운드(EMC)에 따른 warpage 특성을 분석하였다. 또한 동일한 EMC로 몰딩한 패키지들의 warpage 편차를 측정하고 박형 상부 기판과 하부 기판 자체의 warpage 편차를 측정함으로서, 박형 패키지에서 warpage 편차를 유발하는 원인을 분석하였다. 박형 기판을 사용한 상부 및 하부 패키지에서는 기판 자체의 큰 warpage 편차에 기인하여 EMC의 물성이 패키지의 warpage에 미치는 영향을 규명하는 것이 어려웠다. EMC의 몰딩 면적이 $13mm{\times}13mm$로 기판($14mm{\times}14mm$)의 대부분을 차지하는 상부 패키지에서는 온도에 따른 warpage의 변화 거동이 유사하였다. 반면에 EMC의 몰딩 면적이 $8mm{\times}8mm$인 하부 패키지의 경우에는 (+) warpage와 (-) warpage가 한 시편에 모두 존재하는 복합적인 warpage 거동에 기인하여 동일한 EMC로 몰딩한 패키지들에서도 상이한 온도-warpage 거동이 측정되었다. Warpage analysis has been performed for top and bottom packages of thin package-on-packages processed with different epoxy molding compounds (EMCs). Warpage deviation was measured for packages molded with the same EMCs and also the warpage deviations of top and bottom substrates themselves were characterized in order to identify the major factor causing the package warpage. For the top and bottom packages processed with thin substrates, the warpage deviation of the substrates was large, which made it difficult to figure out the effect of EMC properties on the package warpage. Top packages, where the molding area of $13mm{\times}13mm$ covered the most of the substrate area ($14mm{\times}14mm$), exhibited similar warpage behavior with changing the temperature. On the other hand, bottom packages, where the molding area was only $8mm{\times}8mm$, exhibited the complex warpage behavior due to simultaneous occurrence of (+) and (-) warpages on the same package. Accordingly, the bottom packages showed dissimilar temperature-warpage behavior even being processed with the same EMCs.

공정 단계에 따른 박형 Package-on-Package 상부 패키지의 Warpage 특성 분석

박동현,정동명,오태성,Park, D.H.,Jung, D.M.,Oh, T.S. 한국마이크로전자및패키징학회 2014 마이크로전자 및 패키징학회지 Vol.21 No.2

박형 package-on-package의 상부 패키지에 대하여 PCB 기판, 칩본딩 및 에폭시 몰딩과 같은 공정단계 진행에 따른 warpage 특성을 분석하였다. $100{\mu}m$ 두께의 박형 PCB 기판 자체에서 $136{\sim}214{\mu}m$ 범위의 warpage가 발생하였다. 이와 같은 PCB 기판에 $40{\mu}m$ 두께의 박형 Si 칩을 die attach film을 사용하여 실장한 시편은 PCB 기판의 warpage와 유사한 $89{\sim}194{\mu}m$의 warpage를 나타내었으나, 플립칩 공정으로 Si 칩을 PCB 기판에 실장한 시편은 PCB 기판과 큰 차이를 보이는 $-199{\sim}691{\mu}m$의 warpage를 나타내었다. 에폭시 몰딩한 패키지의 경우에는 DAF 실장한 시편은 $-79{\sim}202{\mu}m$, 플립칩 실장한 시편은 $-117{\sim}159{\mu}m$의 warpage를 나타내었다. Warpage of top packages to form thin package-on-packages was measured with progress of their process steps such as PCB substrate itself, chip bonding, and epoxy molding. The $100{\mu}m$-thick PCB substrate exhibited a warpage of $136{\sim}214{\mu}m$. The specimen formed by mounting a $40{\mu}m$-thick Si chip to such a PCB using a die attach film exhibited the warpage of $89{\sim}194{\mu}m$, which was similar to that of the PCB itself. On the other hand, the specimen fabricated by flip chip bonding of a $40{\mu}m$-thick chip to such a PCB possessed the warpage of $-199{\sim}691{\mu}m$, which was significantly different from the warpage of the PCB. After epoxy molding, the specimens processed by die attach bonding and flip chip bonding exhibited warpages of $-79{\sim}202{\mu}m$ and $-117{\sim}159{\mu}m$, respectively.

Prepreg의 점탄성 특성을 고려한 PCB의 Time-Dependent Warpage 분석

양찬희,구창연,주민상,김준모,장동민,장재석,장진우,김정규,김택수 한국마이크로전자및패키징학회 2024 마이크로전자 및 패키징학회지 Vol.31 No.2

본 연구에서는 인쇄 회로 기판(printed circuit board; PCB) 내 prepreg의 점탄성 특성에 따라 발생하는 timedependent warpage 거동 양상을 유한요소해석 시뮬레이션을 통해 분석하였다. 응력 완화 시험(stress relaxation test)을 통해 prepreg의 정확한 점탄성 물성을 측정하였으며, 이를 시뮬레이션에 반영하여 warpage 분석을 진행하였다. PCB에 반복적인 열 사이클이 가해지는 상황에서 prepreg의 탄성 특성만을 반영한 경우에는 PCB의 warpage가 초기 상태로 원복되었지만, prepreg의 점탄성 특성까지 반영하였을 때는 그 warpage가 원복되지 못하고 영구적인 warpage 변화가 발생함을 확인하였다. 각기 다른 3개 종류의 prepreg 원자재에 대한 warpage 해석을 진행하여 그 기계적 신뢰성을 비교 분석하였으며, 그 결과 탄성 특성이 점탄성 특성보다 우세한 재료일수록 warpage가 더욱 적게 발생하여 기계적 신뢰성이 우수하였다. In this study, the time-dependent warpage behavior caused by the viscoelastic properties of prepreg in a printed circuit board (PCB) was analyzed by finite element method (FEM). The accurate viscoelastic properties of the prepreg were measured by stress relaxation test, which were then incorporated into constructed warpage analysis model. When the PCB was subjected to repeated thermal cycles, the warpage of the PCB was restored to its initial state when only the elastic properties of the prepreg were considered, but when the viscoelastic properties were also considered, the warpage was not restored and permanent warpage change occurred. The warpage analysis for three different types of prepreg was conducted to compare their mechanical reliability, and the results showed that materials with elastic properties dominating over viscoelastic properties experienced less warpage, resulting in better mechanical reliability.

PoP용 Substrate의 Warpage 감소를 위해 유한요소법을 이용한 설계 파라메타 연구

조승현,이상수,Cho, Seunghyun,Lee, Sangsoo 한국마이크로전자및패키징학회 2020 마이크로전자 및 패키징학회지 Vol.27 No.3

본 논문에서는 FEM(유한요소) 기법을 사용하여 칩이 실장되는 않은 substrate와 칩이 실장된 substrate의 warpage를 해석하여 칩의 실장이 warpage에 미치는 영향을 비교·분석하였다. 또한, warpage를 감소시키기 위한 substrate의 층별 두께의 영향도 분석과 층별 두께 조건을 다구찌법에 의한 신호 대 잡음 비로 분석하였다. 해석 결과에 의하면 칩이 실장되면 substrate의 warpage는 패턴의 방향이 변할 수 있고, 칩이 실장되면서 패키지의 강성도(stiffness)가 증가하고, 패키지 상·하의 열팽창계수의 차이가 작아지면서 warpage는 감소하였다. 또한, 칩이 실장되지 않은 substrate를 대상으로 설계 파라메타의 영향도 분석 결과에 의하면 warpage를 감소시키기 위해서는 회로층 중에서 내층인 Cu1과 Cu4를 중점 관리하고, 다음으로 바닥면의 solder resist 층의 두께와 Cu1과 Cu2 사이의 프리프레그 층의 두께를 관리해야 한다. In this paper, we calculated the warpage of bare substrates and chip attached substrates by using FEM (Finite Element Method), and compared and analyzed the effect of the chips' attachment on warpage. Also, the effects of layer thickness of substrates for reducing warpage were analyzed and the conditions of layer thickness were analyzed by signal-to-noise ratio of Taguchi method. According to the analysis results, the direction of warpage pattern in substrates can change when chips are attached. Also, the warpage decreases as the difference in the CTE (coefficient of thermal expansion) between the top and bottom of the package decreases and the stiffness of the package increases after chips are loaded. In addition, according to the impact analysis of design parameters on substrates where chips are not attached, in order to reduce warpage, the inner layers of the circuit layer Cu1 and Cu4 has be controlled first, and then concentrated on the thickness of the solder resist on the bottom side and the thickness of the prepreg layer between Cu1 and Cu2.

수치해석을 이용한 팬 아웃 웨이퍼 레벨 패키지의 휨 경향 및 신뢰성 연구

이미경(Mi Kyoung Lee),정진욱(Jin Wook Jeoung),옥진영(Jin Young Ock),좌성훈(Sung-Hoon Choa) 한국마이크로전자및패키징학회 2015 마이크로전자 및 패키징학회지 Vol.21 No.1

최근 모바일 응용 제품에 사용되는 반도체 패키지는 고밀도, 초소형 및 다기능을 요구하고 있다. 기존의 웨이퍼 레벨 패키지(wafer level package, WLP)는 fan-in 형태로, I/O 단자가 많은 칩에 사용하기에는 한계가 있다. 따라서 팬 아웃 웨이퍼 레벨 패키지(fan-out wafer level package, FOWLP)가 새로운 기술로 부각되고 있다. FOWLP에서 가장 심각한 문제 중의 하나는 휨(warpage)의 발생으로, 이는 FOWLP의 두께가 기존 패키지에 비하여 얇고, 다이 레벨 패키지 보다 휨의 크기가 매우 크기 때문이다. 휨의 발생은 후속 공정의 수율 및 웨이퍼 핸들링에 영향을 미친다. 본 연구에서는 FOWLP의 휨의 특성과 휨에 영향을 미치는 주요 인자에 대해서 수치해석을 이용하여 분석하였다. 휨을 최소화하기 위하여 여러 종류의 epoxy mold compound (EMC) 및 캐리어 재질을 사용하였을 경우에 대해서 휨의 크기를 비교하였다. 또한 FOWLP의 주요 공정인 EMC 몰딩 후, 그리고 캐리어 분리(detachment) 공정 후의 휨의 크기를 각각 해석하였다. 해석 결과, EMC 몰딩 후에 발생한 휨에 가장 영향을 미치는 인자는 EMC의 CTE이며, EMC의 CTE를 낮추거나 Tg(유리천이온도)를 높임으로서 휨을 감소시킬 수 있다. 캐리어 재질로는 Alloy42 재질이 가장 낮은 휨을 보였으며, 따라서 가격, 산화 문제, 열전달 문제를 고려하여 볼 때 Alloy 42 혹은 SUS 재질이 캐리어로서 적합할 것으로 판단된다. For mobile application, semiconductor packages are increasingly moving toward high density, miniaturization, lighter and multi-functions. Typical wafer level packages (WLP) is fan-in design, it can not meet high I/O requirement. The fan-out wafer level packages (FOWLPs) with reconfiguration technology have recently emerged as a new WLP technology. In FOWLP, warpage is one of the most critical issues since the thickness of FOWLP is thinner than traditional IC package and warpage of WLP is much larger than the die level package. Warpage affects the throughput and yield of the next manufacturing process as well as wafer handling and fabrication processability. In this study, we investigated the characteristics of warpage and main parameters which affect the warpage deformation of FOWLP using the finite element numerical simulation. In order to minimize the warpage, the characteristics of warpage for various epoxy mold compounds (EMCs) and carrier materials are investigated, and DOE optimization is also performed. In particular, warpage after EMC molding and after carrier detachment process were analyzed respectively. The simulation results indicate that the most influential factor on warpage is CTE of EMC after molding process. EMC material of low CTE and high Tg (glass transition temperature) will reduce the warpage. For carrier material, Alloy42 shows the lowest warpage. Therefore, considering the cost, oxidation and thermal conductivity, Alloy42 or SUS304 is recommend for a carrier material.

수치해석을 이용한 팬 아웃 웨이퍼 레벨 패키지의 휨 경향 및 신뢰성 연구

이미경,정진욱,옥진영,좌성훈,Lee, Mi Kyoung,Jeoung, Jin Wook,Ock, Jin Young,Choa, Sung-Hoon 한국마이크로전자및패키징학회 2014 마이크로전자 및 패키징학회지 Vol.21 No.1

최근 모바일 응용 제품에 사용되는 반도체 패키지는 고밀도, 초소형 및 다기능을 요구하고 있다. 기존의 웨이퍼 레벨 패키지(wafer level package, WLP)는 fan-in 형태로, I/O 단자가 많은 칩에 사용하기에는 한계가 있다. 따라서 팬 아웃 웨이퍼 레벨 패키지(fan-out wafer level package, FOWLP)가 새로운 기술로 부각되고 있다. FOWLP에서 가장 심각한 문제 중의 하나는 휨(warpage)의 발생으로, 이는 FOWLP의 두께가 기존 패키지에 비하여 얇고, 다이 레벨 패키지 보다 휨의 크기가 매우 크기 때문이다. 휨의 발생은 후속 공정의 수율 및 웨이퍼 핸들링에 영향을 미친다. 본 연구에서는 FOWLP의 휨의 특성과 휨에 영향을 미치는 주요 인자에 대해서 수치해석을 이용하여 분석하였다. 휨을 최소화하기 위하여 여러 종류의 epoxy mold compound (EMC) 및 캐리어 재질을 사용하였을 경우에 대해서 휨의 크기를 비교하였다. 또한 FOWLP의 주요 공정인 EMC 몰딩 후, 그리고 캐리어 분리(detachment) 공정 후의 휨의 크기를 각각 해석하였다. 해석 결과, EMC 몰딩 후에 발생한 휨에 가장 영향을 미치는 인자는 EMC의 CTE이며, EMC의 CTE를 낮추거나 Tg(유리천이온도)를 높임으로서 휨을 감소시킬 수 있다. 캐리어 재질로는 Alloy42 재질이 가장 낮은 휨을 보였으며, 따라서 가격, 산화 문제, 열전달 문제를 고려하여 볼 때 Alloy 42 혹은 SUS 재질이 캐리어로서 적합할 것으로 판단된다. For mobile application, semiconductor packages are increasingly moving toward high density, miniaturization, lighter and multi-functions. Typical wafer level packages (WLP) is fan-in design, it can not meet high I/O requirement. The fan-out wafer level packages (FOWLPs) with reconfiguration technology have recently emerged as a new WLP technology. In FOWLP, warpage is one of the most critical issues since the thickness of FOWLP is thinner than traditional IC package and warpage of WLP is much larger than the die level package. Warpage affects the throughput and yield of the next manufacturing process as well as wafer handling and fabrication processability. In this study, we investigated the characteristics of warpage and main parameters which affect the warpage deformation of FOWLP using the finite element numerical simulation. In order to minimize the warpage, the characteristics of warpage for various epoxy mold compounds (EMCs) and carrier materials are investigated, and DOE optimization is also performed. In particular, warpage after EMC molding and after carrier detachment process were analyzed respectively. The simulation results indicate that the most influential factor on warpage is CTE of EMC after molding process. EMC material of low CTE and high Tg (glass transition temperature) will reduce the warpage. For carrier material, Alloy42 shows the lowest warpage. Therefore, considering the cost, oxidation and thermal conductivity, Alloy42 or SUS304 is recommend for a carrier material.

사출성형품의 리브 설계에 따른 휨의 연구

이민,류민영,Lee, Min,Lyu, Min-Young 한국금형공학회 2008 한국금형공학회지 Vol.2 No.4

Warpage, which is one of the molding trouble, acts as possible factor which results in defect in assembly. In this study, a mold was designed to produce specimens with rib parallel to flow direction, specimens with rib perpendicular to flow direction and specimens without rib. This work researched change of warpage according to injection molding condition such as injection pressure, packing pressure, packing time, resin temperature, mold temperature in non-crystalline resins(PC, ABS), crystalline resins(PP, PA66), and 30% glass fiber reinforced-resins(PC, ABS, PP, PA66).Specimens with rib and Crystalline resins show more warpage than specimens without rib and non-crystalline resins, respectively. Glass fiber reinforced-resins and specimens with rib parallel to flow direction show smaller warpage than conventional resins and specimens with rib perpendicular to flow, respectively. Specimens with rib and specimens without rib show reduced warpage as packing time increases. In addition, warpage increase as resin temperature increases. It is found that CAE shows similar tendency with experiment as packing time, resin temperature. when the rib is caused, warpage will reduce and prevent the transformation. product of a irregular form occurs warpage. In the study It'll be basic data that product occurs warpage, preferablity.

공정 단계에 따른 박형 Package-on-Package 상부 패키지의 Warpage 특성 분석

박동현,정동명,오태성 한국마이크로전자및패키징학회 2014 마이크로전자 및 패키징학회지 Vol.20 No.2

Warpage of top packages to form thin package-on-packages was measured with progress of their process stepssuch as PCB substrate itself, chip bonding, and epoxy molding. The 100 μm-thick PCB substrate exhibited a warpage of136~214 μm. The specimen formed by mounting a 40 μm-thick Si chip to such a PCB using a die attach film exhibited thewarpage of 89~194 μm, which was similar to that of the PCB itself. On the other hand, the specimen fabricated by flip chipbonding of a 40 μm-thick chip to such a PCB possessed the warpage of -199~691 μm, which was significantly differentfrom the warpage of the PCB. After epoxy molding, the specimens processed by die attach bonding and flip chip bondingexhibited warpages of -79~202 μm and -117~159 μm, respectively. 박형 package-on-package의 상부 패키지에 대하여 PCB 기판, 칩본딩 및 에폭시 몰딩과 같은 공정단계 진행에따른 warpage 특성을 분석하였다. 100 μm 두께의 박형 PCB 기판 자체에서 136~214 μm 범위의 warpage가 발생하였다. 이와 같은 PCB 기판에 40 μm 두께의 박형 Si 칩을 die attach film을 사용하여 실장한 시편은 PCB 기판의 warpage와 유사한 89~194 μm의 warpage를 나타내었으나, 플립칩 공정으로 Si 칩을 PCB 기판에 실장한 시편은 PCB 기판과 큰 차이를보이는 -199~691 μm의 warpage를 나타내었다. 에폭시 몰딩한 패키지의 경우에는 DAF 실장한 시편은 -79~202 μm, 플립칩 실장한 시편은 -117~159 μm의 warpage를 나타내었다.

FCCSP용 기판의 warpage에 미치는 설계인자와 두께편차 영향에 대한 수치적 해석

조승현,정헌일,배원철,Cho, Seunghyun,Jung, Hunil,Bae, Onecheol 한국마이크로전자및패키징학회 2012 마이크로전자 및 패키징학회지 Vol.19 No.3

In this paper, numerical analysis by finite element method, parameter design by the Taguchi method and ANOVA method were used to analyze about effect of design deviations and thickness variations on warpage of FCCSP substrate. Based on the computed results, it was known that core material in substrate was the most determining deviation for reducing warpage. Solder resist, prepreg and circuit layer were insignificant effect on warpage relatively. But these results meant not thickness effect was little importance but mechanical properties of core material were very effective. Warpage decreased as Solder resist and circuit layer thickness decreased but effect of prepreg thickness was conversely. Also, these results showed substrate warpage would be increased to maximum 40% as thickness deviation combination. It meant warpage was affected by thickness tolerance under manufacturing process even if it were met quality requirements. Threfore, it was strongly recommended that substrate thickness deviation should be optimized and controlled precisely to reduce warpage in manufacturing process. 본 논문에서는 FCCSP용 기판의 휨에 미치는 설계인자와 두께편차의 영향도를 분석하고 최적설계조건을 도출하기 위해 유한요소법에 의한 수치해석을 사용하였고 다구찌법에 의한 파라메타설계와 분산분석을 수행하였다. 해석 결과에 의하면 휨에 미치는 영향은 코어재료가 가장 크고 층별 두께(솔더레지스트, 프리프레그, 회로층)의 영향도는 낮은 것으로 분석되었다. 이때 솔더 레지스트와 프리프레그의 두께는 감소할수록 기판 휨은 감소하지만 회로층의 두께는 증가할수록 기판 휨이 감소하였다. 또한, 기판 휨에 대한 두께편차의 영향도 분석결과에 의하면 두께편차의 조합에 따라 기판휨은 최대 40%까지 증가하였다. 이것은 비록 개별 층의 두께편차가 기판품질 수준에 부합하더라도 두께편차 조합조건에 따라 기판 휨이 크게 달라질 수 있다는 것을 의미한다. 따라서, 제조공정에서 기판 휨을 줄이기 위해서 기판두께편차는 최적화되고 정밀하게 제어되어야 한다.

폴리머를 이용한 CIS(CMOS Image Sensor) 디바이스용 웨이퍼 레벨 접합의 warpage와 신뢰성

박재현,구영모,김은경,김구성,Park, Jae-Hyun,Koo, Young-Mo,Kim, Eun-Kyung,Kim, Gu-Sung 한국마이크로전자및패키징학회 2009 마이크로전자 및 패키징학회지 Vol.16 No.1

본 논문에서는 웨이퍼 레벨 기술을 이용한 CIS용 폴리머 접합 기술을 연구하고 접합 후의 warpage 분석과 개별 패키지의 신뢰성 테스트를 수행하였다. 균일한 접합 높이를 유지하기 위하여 glass 웨이퍼 상에 dam을 형성하고 접합용 폴리머 층을 patterning하여 Si과 glass 웨이퍼의 접합 테스트를 수행하였다. Si 웨이퍼의 접합온도, 접합 압력 그리고 접합 층이 낮을수록 warpage 결과가 감소하였으며 접합시간과 승온 시간이 짧을수록 warpage 결과가 증가하는 것을 확인하였다. 접합 된 웨이퍼를 dicing 하여 각 개별 칩 단위로 TC, HTC, Humidity soak의 신뢰성 테스트를 수행하였으며 warpage 결과가 패키지의 신뢰성 결과에 미치는 영향은 미비한 것으로 확인되었다. In this paper, the polymer adhesive bonding technology using wafer-level technology was investigated and warpage results were analyzed. Si and glass wafer was bonded after adhesive polymer layer and dam pattern for uniform state was patterned on glass wafer. In this study, warpage result decreased as the low of bonding temperature of Si wafer, bonding pressure and height of adhesive bonding layer. The availability of adhesive polymer bonding was confirmed by TC, HTC, Humidity soak test after dicing. The result is that defect has not found without reference to warpage.