내장형 시스템을 위한 에너지-성능 측면에서 효율적인 2-레벨 데이터 캐쉬 구조의 설계

이종민(Jongmin Lee),김순태(Soontae Kim) 한국정보과학회 2010 정보과학회논문지 : 시스템 및 이론 Vol.37 No.5

온칩(on-chip) 캐쉬는 외부 메모리로의 접근을 감소시키며 빈번하게 접근되기 때문에 내장형 시스템의 성능과 에너지 소비 측면에서 중요한 역할을 한다. 본 논문에서는 내장형 시스템에 맞추어 설계된 2-레벨 데이터 캐쉬 메모리 구조를 제안하고자 한다. 레벨1(L1) 캐쉬의 구성으로 작은 크기, 직접사상(direct-mapped) 그리고 바로쓰기(write-through)를 채용한다. 대조적으로 레벨2(L2) 캐쉬는 보통의 캐쉬 크기와 집합연관(set-associativity) 그리고 나중쓰기(write-back) 정책을 채용한다. 결과적으로 L1 캐쉬는 빠른 접근 시간을 가지며 (한 사이클 이내) L2 캐쉬는 전체 캐쉬의 미스율(global miss rate)을 낮추는데 효과적이다. 작은 크기의 L1 데이터 캐쉬로 인한 증가된 캐쉬 미스율(miss rate)을 줄이기 위해 ECP(Early Cache hit Predictor)기법을 제안하였다. 제안된 ECP기법은 L1 캐쉬 히트 예측을 통해서 요청된 데이터가 L1 캐쉬에 있는지 예측할 수 있으며 추가적으로, ALU를 필요로 하지 않고 빠르게 유효 주소(effective address)계산을 할 수 있다. 또한, 두 캐쉬 계층간 바로쓰기(write-through) 정책에서 오는 빈번한 L2 캐쉬 접근으로 인한 에너지 소비를 줄이기 위해 지정웨이 쓰기(one-way write) 기법을 제안하였다. 제안된 지정웨이 쓰기 기법을 이용하면 바로쓰기 정책으로 인한 L1 캐쉬에서 L2 캐쉬로의 쓰기 접근시 태그(tag) 비교 과정을 거치지 않고 하나의 지정된 웨이를 바로 접근할 수 있다. 사이클 단위 정확도의 시뮬레이터와 내장형 벤치마크를 이용한 실험 결과 본 논문에서 제안한 2-레벨 데이터 캐쉬 메모리 구조는 평균적으로 3.6%의 성능향상과 50%의 데이터 캐쉬 에너지 소비를 감소 시켰다. On-chip cache memories play an important role in both performance and energy consumption points of view in resource-constrained embedded systems by filtering many off-chip memory accesses. We propose a 2-level data cache architecture with a low energy-delay product tailored for the embedded systems. The L1 data cache is small and direct-mapped, and employs a write-through policy. In contrast, the L2 data cache is set-associative and adopts a write-back policy. Consequently, the L1 data cache is accessed in one cycle and is able to provide high cache bandwidth while the L2 data cache is effective in reducing global miss rate. To reduce the penalty of high miss rate caused by the small L1 cache and power consumption of address generation, we propose an ECP (Early Cache hit Predictor) scheme. The ECP predicts if the L1 cache has the requested data using both fast address generation and L1 cache hit prediction. To reduce high energy cost of accessing the L2 data cache due to heavy write-through traffic from the write buffer laid between the two cache levels, we propose a one-way write scheme. From our simulation-based experiments using a cycleaccurate simulator and embedded benchmarks, the proposed 2-level data cache architecture shows average 3.6% and 50% improvements in overall system performance and the data cache energy consumption.

고성능 내장형 프로세서의 에너지 소비 감소를 위한 데이타 캐쉬 통합 설계 방법

심성훈(Sunghoon Shim),김철홍(Cheol Hong Kim),장성태(Seong Tae Jhang),전주식(Chu Shik Jhon) 한국정보과학회 2006 정보과학회논문지 : 시스템 및 이론 Vol.33 No.3·4

현재 내장형 프로세서에서 캐쉬 사이즈는 더 많은 트랜지스터 집적도와 낮은 공급 전력에 기인하여 점점 더 증가 되어지는 추세이다. 하지만 캐쉬 사이즈가 커질수록 더욱 더 많은 에너지 소비가 발생하게 되며, 결과적으로 프로세서 전체에서 소비하는 에너지 중에서 캐쉬에서 소비되는 에너지의 비중이 점점 더 증가 되고 있다. 이에 따라 캐쉬 에너지 소비를 줄이기 위한 많은 기법들이 제시되어져 왔다. 하지만 이러한 기존의 기법들은 캐쉬 에너지 소비의 2가지 방면, 즉, 정적 캐쉬 에너지 소비와 동적 캐쉬 에너지 소비 중에서 어느 한쪽에 초점을 맞추어 제시되어진 기법들이었다. 본 논문에서는 고성능 내장형 프로세서에서 캐쉬 에너지 소비의 2가지 방면인, 정적 캐쉬 에너지 소비와 동적 캐쉬 에너지 소비를 동시에 감소시키는 정적 에너지 소비 감소와 동적 에너지 소비 감소의 통합 기법을 제안한다. 이 통합 기법에는 이미 제안되어진 두 가지 기법, 동적 에너지 소비를 감소시키기 위한 웨이 예측 기법과 정적 에너지 소비를 감소시키기 위한 드라우지 캐쉬(drowsy cache) 기법을 적용한다. 또한 드라우지 캐쉬 기법을 사용하였을 때 생기는 추가적인 프로그램 실행 사이클들을 줄이기 위한 “프로그램 카운트를 이용하는 드라우지 상태의 데이타 캐쉬 라인 미리 깨움” 기법을 제안한다. 이러한 기법 적용을 레벨 1 데이타 캐쉬에 적용한다. 제안 되어진 통합 기법을 통해서 정적 데이타 캐쉬 에너지 소비와 동적 데이타 캐쉬 에너지 소비를 동시에 줄일 수 있게 되며, 같이 제안되어진 “드라우지 상태의 데이타 캐쉬 라인 미리 깨움”기법은 통합 기법때문에 발생하는 추가적인 프로그램 실행 사이클의 증가를 감소시킬 수 있다. The cache size tends to grow in the embedded processor as technology scales to smaller transistors and lower supply voltages. However, larger cache size demands more energy. Accordingly, the ratio of the cache energy consumption to the total processor energy is growing. Many cache energy schemes have been proposed for reducing the cache energy consumption. However, these previous schemes are concerned with one side for reducing the cache energy consumption, dynamic cache energy only, or static cache energy only. In this paper, we propose a hybrid scheme for reducing dynamic and static cache energy, simultaneously. for this hybrid scheme, we adopt two existing techniques to reduce static cache energy consumption, drowsy cache technique, and to reduce dynamic cache energy consumption, way-prediction technique. Additionally, we propose a early wake-up technique based on program counter to reduce penalty caused by applying drowsy cache technique. We focus on level 1 data cache. The hybrid scheme can reduce static and dynamic cache energy consumption simultaneously, furthermore our early wake-up scheme can reduce extra program execution cycles caused by applying the hybrid scheme.

멀티미디어 응용을 위한 저전력 데이터 캐쉬 구조 및 마이크로 아키텍쳐 수준 관리기법

양훈모,김정길,박기호,김신덕,Yang Hoon-Mo,Kim Cheong-Gil,Park Gi-Ho,Kim Shin-Dug 한국정보처리학회 2006 정보처리학회논문지 A Vol.13 No.3

최근 디지털 멀티미디어 응용기기는 휴대 편의성은 물론 하나의 기기에서 다양한 멀티미디어 데이터 처리를 가능하게 하는 기능적 집적이 이루어지고 있다. 이와 같은 추세는 기기가 처리해야 하는 데이터 양의 증가와 이를 수행하기 위하여 요구되는 온칩 메모리의 크기 및 연산 유닛의 고성능화를 요구하여 전력 소비량의 증가를 유발시킨다. 연산 엔진에서 사용되는 대표적인 온칩 메모리인 캐쉬는 전력 사용에 있어서 중요한 비율을 차지하는 구조로 저전력 설계를 위한 구조적 개선의 주요 대상이다. 본 논문에서는 멀티미디어 응용을 수행하는 연산 엔진의 데이터 캐쉬에서 소비되는 전력을 감소시키기 위하여 멀티미디어 응용의 데이터 사용 특성을 파악하여 이 특성을 전력소비를 감소시키는 목적으로 활용 가능한 분할된 캐쉬구조를 제안한다. 그리고 각각의 분할된 캐쉬에 대하여 특정 주소 영역의 데이터 참조를 고정시킴으로써 얻을 수 있는 전력 소비면의 성능 향상을 평가한다. 시뮬레이션 결과 제안하는 캐쉬 구조는 같은 크기의 직접사상 캐쉬, 2중연관 캐쉬, 4중연관 캐쉬에 대해 유사한 성능을 나타내면서, 각각의 기존 캐쉬 구조와 비교하였을 경우 33.2%, 53.3% 및 70.4%만큼 감소된 전력으로 동작 가능하다. Today's portable electric consumer devices, which are operated by battery, tend to integrate more multimedia processing capabilities. In the multimedia processing devices, multimedia system-on-chips can handle specific algorithms which need intensive processing capabilities and significant power consumption. As a result, the power-efficiency of multimedia processing devices becomes important increasingly. In this paper, we propose a reconfigurable data caching architecture, in which data allocation is constrained by software support, and evaluate its performance and power efficiency. Comparing with conventional cache architectures, power consumption can be reduced significantly, while miss rate of the proposed architecture is very similar to that of the conventional caches. The reduction of power consumption for the reconfigurable data cache architecture shows 33.2%, 53.3%, and 70.4%, when compared with direct-mapped, 2-way, and 4-way caches respectively.

내장형 시스템을 위한 선택적 뱅크 알고리즘을 이용한 데이터 캐쉬 시스템

정보성,이정훈,Jung, Bo-Sung,Lee, Jung-Hoon 한국정보처리학회 2009 정보처리학회논문지 A Vol.16 No.2

캐쉬의 성능을 향상시키는 가장 효과적인 방법은 프로그램 수행 특성에 내재되어 있는 시간적 (temporal locality) 지역성과 공간적 지역성(spatial locality)을 활용하는 것이다. 본 논문은 프로그램 수행 특성에 적합한 시간적/공간적 지역성을 이용하기 위한 뱅크 선택 메커니즘을 가진 고성능 저전력 캐쉬 구조를 제안하였다. 제안하는 캐쉬 시스템은 다른 블록 크기와 다른 연관도를 가지는 두개의 캐쉬로 구성되어 진다. 즉 작은 블록 크기를 지원하는 직접사상 구조의 주 캐쉬(main direct-mapped cache)와 큰 블록을 지원하는 완전연관 버퍼 (fully associative buffer)로 구성되어 진다. 특히 주 캐쉬는 저전력을 위해 2-뱅크로 구성되며, 완전연관 버퍼에서 선택되어진 작은 블록은 제안된 뱅크 선택 알고리즘에 의해 주 캐쉬의 뱅크에 저장된다. 제안된 뱅크 선택 알고리즘과 3비트 상태 비트를 이용하여 시간적 지역성이 높은 데이터들을 주 캐쉬에 선택적으로 저장함으로써 고성능의 효과를 얻을 수 있었다. 제안된 알고리즘은 또한 충돌 미스 (conflict miss)와 캐쉬 오염 (cache pollution)을 효과적으로 줄여준다. 시뮬레이션 결과에 따르면, 평균 접근 실패율의 경우 Mibench 응용군에 대해 Victim 캐쉬에 비해 23%, STAS 캐쉬에 비해 32%의 감소효과를 보여준다. 평균 메모리 접근 시간의 경우 Victim 캐쉬에 비해 14%, STAS 캐쉬에 비해 18%의 감소효과를 얻을 수 있었다. 에너지 소비의 관점에서도 제안된 캐쉬 시스템은 Victim 캐쉬와 STAS 캐쉬에 비해 약 10% 감소 효과를 얻을 수 있었다. One of the most effective way to improve cache performance is to exploit both temporal and spatial locality given by any program executive characteristics. In this paper we present a high performance and low power cache structure with a bank selection mechanism that enhances exploitation of spatial and temporal locality. The proposed cache system consists of two parts, i.e., a main direct-mapped cache with a small block size and a fully associative buffer with a large block size as a multiple of the small block size. Especially, the main direct-mapped cache is constructed as two banks for low power consumption and stores a small block which is selected from fully associative buffer by the proposed bank selection algorithm. By using the bank selection algorithm and three state bits, We selectively extend the lifetime of those small blocks with high temporal locality by storing them in the main direct-mapped caches. This approach effectively reduces conflict misses and cache pollution at the same time. According to the simulation results, the average miss ratio, compared with the Victim and STAS caches with the same size, is improved by about 23% and 32% for Mibench applications respectively. The average memory access time is reduced by about 14% and 18% compared with the he victim and STAS caches respectively. It is also shown that energy consumption of the proposed cache is around 10% lower than other cache systems that we examine.

스트리밍 데이터의 선인출에 사용되는 참조예측표의 스칼라 우선 교체 전략

임철후,전영숙,김석일,전중남,Lim, Chul-hoo,Chon, Young-Suk,Kim, Suk-il,Jeon, Joong-nam 한국정보처리학회 2004 정보처리학회논문지 A Vol.11 No.3

멀티미디어 응용프로그램의 데이터는 주소 간격이 일정한 스트리밍 패턴으로 참조되는 특성이 있다. 이러한 특성을 선인출방법에 적용하여 멀티미디어 응용프로그램의 수행속도를 향상시킬 수 있다. 참조예측표에 의한 선인출방법은 메모리 참조명령어의 과거 기록을 이용하여 규칙적으로 참조되는 메모리주소를 예측한다. 이 논문은 참조예측표를 사용하는 하드웨어 기반의 규칙 선인출방법에서 효율적인 참조예측표 운영방법을 제안한다. 참조예측표에 입력되는 메모리 참조명령어는 스칼라데이터 참조명령어와 스트리밍데이터 참조명령어로 구성된다. 스칼라데이터 참조명령어는 선인출에 사용되지 않으므로 스칼라데이터 참조명령어를 우선적으로 교체함으로서, 참조예측표를 효과적으로 사용할 수 있다. 이방법은 기존 FIFO 방법과 비교할 때, 선인출에 사용되는 스트리밍데이터 참조명령어를 참조예측표에 더 오래 유지함으로써, 선인출 성능이 향상된다. Multimedia applications tend to access their data as a streaming pattern with regular intervals. This characteristic can be utilized in prefetching the multimedia data into cache memory so as to reduce their execution speeds. The reference-prediction prefetch algorithm predicts the memory address that seems to be used in the next time based on the previous history of memory references stored in the prediction reference table. This paper proposes a strategy to manipulate the reference prediction table which contains all of the data reference instructions to scalar and streaming data. We have recognized that the scalar reference instructions do not contribute to the data prefetching algorithm. Therefore, when replacing an element in the reference prediction table, the proposed algorithm preferentially selects the scalar reference instruction before the stream reference instruction. It makes the stream reference instruction to stay for a long time compared to the FIFO replacement policy, and eventually improves the performance of data prefetching.

멀티미디어 내장형 시스템을 위한 저전력 데이터 캐쉬 설계

김정길,김신덕,Kim Cheong-Ghil,Kim Shin-Dug 한국정보처리학회 2006 정보처리학회논문지 A Vol.13 No.2

대용량의 데이터 처리가 요구되는 내장형 시스템에서 메모리의 비중은 아주 중요하며, 특히 제한적인 메모리를 최적으로 이용하기 위하여 응용의 특성을 활용하는 온칩(on-chip) 메모리 구조의 설계가 필요하다. 본 논문에서는 멀티미디어 응용을 위한 내장형 시스템에서 저전력을 위하여 작은 용량으로 설계되었으나 우수한 성능을 보이는 데이터 캐쉬(data cache)가 제안된다. 제안되는 캐쉬는 컴파일러의 도움 없이 구조적인 특징과 간단한 동작 메커니즘만을 이용하여 해당 응용의 데이터 지역성(data locality)을 효과적으로 반영할 수 있도록 작은 블록 크기를 지원하는 4KB 용량의 직접사상 캐쉬(direct-mapped cache)와 큰 블록을 지원하는 1KB 용량의 완전연관 버퍼(fully-associative buffer)로 구성되어 진다. 전체 5KB의 작은 캐쉬 용량으로 인한 성능 저하를 보완하기 위하여 멀티미디어 응용의 알고리즘 특성을 기반으로 응용 적응적인 다중 블록 선인출(adaptive multi-block prefetching) 기법과 효과적 블록 필터링(effective block filtering) 기법이 제안되었다 시뮬레이션 결과에 따르면 제안된 5KB 캐쉬는 기존의 16KB 4-way 집합연관 캐쉬와 동등한 성능을 보이면서 소비 전력 면에서는 40% 이상의 감소를 보이고 있다. One of the most effective ways to improve cache performance is to exploit both temporal and spatial locality given by any program executional characteristics. This paper proposes a data cache with small space for low power but high performance on multimedia applications. The basic architecture is a split-cache consisting of a direct-mapped cache with small block sire and a fully-associative buffer with large block size. To overcome the disadvantage of small cache space, two mechanisms are enhanced by considering operational behaviors of multimedia applications: an adaptive multi-block prefetching to initiate various fetch sizes and an efficient block filtering to remove rarely reused data. The simulations on MediaBench show that the proposed 5KB-cache can provide equivalent performance and reduce energy consumption up to 40% as compared with 16KB 4-way set associative cache.

4Ghz 고성능 CPU 위한 캐시 메모리 시스템

정보성(Bo-Sung Jung),이정훈(Jung-Hoon Lee) 한국컴퓨터정보학회 2013 韓國컴퓨터情報學會論文誌 Vol.18 No.2

본 논문에서는 4Ghz의 빠른 클럭 속도의 CPU에 적합한 고성능 L1 캐시 메모리 구조를 제안한다. 제안된 캐시 메모리는 빠른 접근 시간을 위한 직접사상 캐시와 시간적 지역성을 고려한 2-way 연관사상 버퍼 그리고 버퍼 선택 테이블로 구성된다. 빠른 접근 시간을 보장하는 직접사상 캐시는 가장 최근 접근한 데이터를 저장하게 된다. 만약에 직접사상 캐쉬로부터 추출되는 데이터가 다시 참조되어질 높은 확률을 가지는 데이터이면 그 데이터들은 2-웨이 연관사상 버퍼로 선택적으로 저장되어 진다. 그리고 고성능과 저전력의 효과를 높이기 위하여 2-웨이 연관사상 버퍼중 하나의 웨이만 선택적으로 먼저 접근되어지며, 이러한 동작은 버퍼 선택 테이블에 의해 선택된다. 시뮬레이션 결과에 따르면, 에너지 소비와 평균 메모리 접근 시간을 고려한 에너지*지연시간에서 두배 이상의 크기를 가지는 직접사상 캐시, 4-웨이 연관사상 캐시 그리고 희생 캐시에 비해 각각 45%, 70% 그리고 75%의 성능향상을 이루었다. TIn this paper, we propose a high performance L1 cache structure on the high clock CPU of 4GHz. The proposed cache memory consists of three parts, i.e., a direct-mapped cache to support fast access time, a two-way set associative buffer to exploit temporal locality, and a buffer-select table. The most recently accessed data is stored in the direct-mapped cache. If a data has a high probability of a repeated reference, when the data is replaced from the direct-mapped cache, the data is selectively stored into the two-way set associative buffer. For the high performance and low power consumption, we propose an one way among two ways set associative buffer is selectively accessed based on the buffer-select table(BST). According to simulation results, Energy*Delay product can improve about 45%, 70% and 75% compared with a direct mapped cache, a four-way set associative cache, and a victim cache with two times more space respectively.

이동 데이터베이스 시스템에서 효율적인 캐쉬 일관성 유지 기법

임상민,강현철,Lim, Sang-Min,Kang, Hyun-Chul 한국정보처리학회 2001 정보처리학회논문지D Vol.8 No.3

이동 통신 기술의 급속한 발전으로, 이동 컴퓨팅 환경에서 데이타 서비스에 대한 수요가 증가하고있다. 이동 틀라이언트 내에 캐쉬가 존재하면, 대역폭의 절약 및 질의에 대한 빠른 응답을 제공할 수 있지만, 캐쉬일관성을 유지해야하는 부담이 생긴다. 한 셀 내에 존재하는 이동 클라이언트들의 캐쉬 일관성 유지를 위해서 서버가 캐쉬 무효화 보고를 일정 시간마다 주기적으로 방송하는 방법은 효율적일 수 있다. 그런데 아동 클라이언트가 오랜 시간 동안의 접속 단절로 인해 무효화 보고만으로 자신의 캐쉬유효성 여부를 판단하지 못할 경우에는, 서버에게 캐쉬유효성 여부레 대한 확인을 요청함으로써 캐쉬일관성을 유지할 수 있다. 이때, 할당 가능한 채널의 수와 이동클라이언트 수의 관계에 따라서 서로 다른 기법이 각각의 경우에 더 효율적일 수 있다. 본 논문에서는 (1) 할당 가능한 채널의 수가 이동 클라이언트 수보다 많거나 비슷한 경우와 (2) 채널의 수가 이동 클라이언트의 수보다 훨씬 적을 경우 각각에 대하여 효율적인 새로운 캐쉬 일관성 유지 기법을 제안하고 성능을 평가한다. Due to rapid advance of wireless communication technology, demand on data services in mobile environment is gradually increasing. Caching at a mobile client could reduce bandwidth consumption and query response time, and yet a mobile client must maintain cache consistency. It could be efficient for the server to broadcast a periodic cache invalidation report for cache consistency in a cell. In case that long period of disconnection prevents a mobile client from checking validity of its cache based solely on the invalidation report received, the mobile client could request the server to check cache validity. In doing so, some schemes may be more efficient than others depending on the number of available channels and the mobile clients involved. In this paper, we propose new cache consistency schemes, effects, efficient especially (1) when channel capacity is enough to deal with the mobile clients involved or (2) when that is not the case, and evaluate their performance.

ORDBMS를 사용한 XML 질의 캐쉬의 효율적인 지연 갱신

황대현,강현철,Hwang Dae-Hyun,Kang Hyun-Chul 한국정보처리학회 2006 정보처리학회논문지D Vol.13 No.1

XML 문서의 생성 및 활용도가 증가함으로 인해 XML 문서를 데이터베이스에 저장하여 관리하는 기법이 활발히 연구되고 있다. 관계형 또는 객체 관계형 데이터베이스 관리 시스템(RDBMS/ORDBMS)을 XML 문서의 저장소로 사용하는 것은 현재 가장 실용적인 방법으로 받아들여지고 있다. 데이터베이스에 저장된 XML 문서에 대한 빠른 질의 처리를 위하여 XML 질의 캐쉬를 사용할 수 있다. 그러나 XML 질의 캐쉬의 사용은 하부 자료의 변경에 대한 일관성 유지비용이 든다. 본 논문에서는, ORDBMS를 XML 질의 캐쉬와 하부 XML 자료의 저장소로 사용하고 변경로그를 사용하여 XML 질의 캐쉬를 지연 갱신할 때, XML 질의 캐쉬에 대한 비효율적인 갱신의 원인인 변경로그에 저장된 동일한 XML 문서에 대한 중복 변경을 제거 또는 여과하는 알고리즘을 제시한다. 또한 이를 바탕으로 XML 질의 캐쉬의 갱신에 사용할 최적화된 SQL 문을 생성한다. 실험을 통해 본 논문에서 제안한 XML 질의 캐쉬의 지연 갱신 방법의 효율성을 보인다. As we are to deal with more and more XML documents, research on storing and managing XML documents in databases are actively conducted. Employing RDBMS or ORDBMS as a repository of XML documents is currently regarded as most practical. The query results out of XML documents stored in databases could be cached for query performance though the cost of cache consistency against the update of the underlying data is incurred. In this paper, we assume that an ORDBMS is used as a repository for the XML query cache as well as its underlying XML documents, and that XML query cache is refreshed in a deferred way with the update log. When the same XML document was updated multiple times, the deferred refresh of the XML query cache may Bet inefficient. We propose an algorithm that removes or filters such duplicate updates. Based on that, the optimal SQL statements that are to be executed for XML query cache consistency are generated. Through experiments, we show the efficiency of our proposed deferred refresh of XML query cache.

분산 인-메모리 환경에서 부하 분산을 위한 데이터 복제와 이주 기법

최기태(Kitae Choi),윤상원(Sangwon Yoon),박재열(Jaeyeol Park),임종태(Jongtae Lim),복경수(Kyoungsoo Bok),유재수(Jaesoo Yoo) 한국정보과학회 2016 정보과학회 컴퓨팅의 실제 논문지 Vol.22 No.1

최근 소셜 미디어의 성장과 디지털 기기의 활용이 증가함에 따라 데이터가 기하급수적으로 급증하고 있다. 이러한 대용량의 데이터를 효율적으로 처리하기 위해 분산 메모리 처리 시스템을 사용한다. 하지만 분산 환경에서 특정 노드에 부하가 집중이 되면 노드의 성능이 저하되는 문제가 발생한다. 본 논문은 분산 메모리 환경에서 노드의 부하를 적절하게 분배하는 부하 분산 기법을 제안한다. 제안하는 기법은 노드의 부하를 관리하기 위해 핫 데이터를 여러 노드에 복제하고 노드가 추가되거나 삭제될 때 노드의 부하를 고려하여 데이터를 이주시킨다. 클라이언트는 핫 데이터의 메타데이터 정보를 유지하여 직접 노드에 접근함으로써 중앙 서버의 접근을 감소시킨다. 성능 평가를 통해 제안하는 부하 분산 관리 기법이 기존에 캐시 관리 기법에 비해 우수함을 입증한다. Recently, data has been growing dramatically along with the growth of social media and digital devices. A distributed memory processing system has been used to efficiently process large amounts of data. However, if a load is concentrated in a certain node in distributed environments, a node performance significantly degrades. In this paper, we propose a load balancing scheme to distribute load in a distributed memory environment. The proposed scheme replicates hot data to multiple nodes for managing a node’s load and migrates the data by considering the load of the nodes when nodes are added or removed. The client reduces the number of accesses to the central server by directly accessing the data node through the metadata information of the hot data. In order to show the superiority of the proposed scheme, we compare it with the existing load balancing scheme through performance evaluation.