Chaotic Signal Masking Based on Lorenz Systems

Taejoo Chang(장태주),Iickho Song(송익호),Jinsoo Bae(배진수),Hong-Gil Kim(김홍길) 한국방송·미디어공학회 1996 방송공학회논문지 Vol.1 No.1

암호 프로세서의 고속 구현 핵심 기술

장태주(Chang Taejoo) 한국정보보호학회 2006 情報保護學會誌 Vol.16 No.3

고속 암호프로세서는 매우 큰 대역폭을 필요로 하는 네트워크 보안 장비, 서버 시스템의 보안의 필수 요소이다. 암호 프로세서는 고속 대용량 처리를 위한 고성능 쪽과 유비쿼터스 등 이동 환경에 적합한 초소형?저전력 쪽으로 크게 두 가지로 나누어 질 수 있다. 이 논문에서는 암호 프로세서의 고속 구현의 몇 가지 요소 기술 들을 살펴 본다. 일반적으로 디지털 논리 설계에 많이 쓰이고 있는 파이프라인 기법과 이를 적용한 결과들을 살펴보고, 여러 개의 암호 코어를 쓰는 방법, 하나의 암호 코어로 여러 개의 세션을 처리할 때 속도 저하를 막기 위한 세션 변경 방법을 설명한다. 끝으로 처리 성능에 영향을 주는 인터페이스 부분을 USB2.0의 보기를 들어 살펴본다.

포렌식에서 활용 가능한 삼성 스마트폰 백업 파일 분석 기법

이규원,황현욱,김기범,장태주,Lee, Gyuwon,Hwang, Hyunuk,Kim, Kibom,Chang, Taejoo 한국정보처리학회 2013 정보처리학회논문지. 컴퓨터 및 통신시스템 Vol.2 No.8

스마트폰의 다양한 기능들이 사용되면서 사용자의 개인정보를 비롯한 대용량의 데이터들이 스마트폰에 저장되고 있다. 그러나 운영체제와 어플리케이션의 잦은 업데이트는 데이터의 손실을 야기할 수 있으며, 개인의 소중한 데이터를 분실할 위험성을 갖게 한다. 이로 인하여 데이터의 백업에 대한 중요성이 크게 증가하였으며 많은 사용자들이 자신의 데이터를 안전하게 보관하기 위해 백업 기능을 사용하고 있다. 그러나 포렌식 관점에서 이 백업 파일들은 스마트폰의 은닉 및 데이터의 고의 삭제시 중요한 수사 대상이 된다. 따라서, 이 논문에서는 세계에서 스마트폰 점유율이 가장 높은 삼성 스마트폰의 Kies 백업 파일에 대한 구조를 분석하고, 백업 파일을 복원하는 기법을 제안한다. 실험 결과 제안된 기법은 다양한 유형의 파일들을 분석하여 타 도구들 대비 높은 파일 추출 결과를 보였다. As various features of the smartphone have been used, a lot of information have been stored in the smartphone, including the user's personal information. However, a frequent update of the operating system and applications may cause a loss of data and a risk of missing important personal data. Thus, the importance of data backup is significantly increasing. Many users employ the backup feature to store their data securely. However, in the point of forensic view these backup files are considered as important objects for investigation when issued hiding of smartphone or intentional deletion on data of smartphone. Therefore, in this paper we propose a scheme that analyze structure and restore data for Kies backup files of Samsung smartphone which has the highest share of the smartphone in the world. As the experimental results, the suggested scheme shows that the various types of files are analyzed and extracted from those backup files compared to other tools.

ARIA 암호 알고리듬의 하드웨어 설계 및 구현

박진섭,윤연상,김용대,양상운,장태주,유영갑,Park Jinsub,Yun Yeonsang,Kim Young-Dae,Yang Sangwoon,Chang Taejoo,You Younggap 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.4

본 논문은 2004년 12월 국내 표준(KS)으로 제정된 ARIA 암호 알고리듬의 하드웨어 구조를 처음으로 제안하고 있다. ARIA 암호 알고리듬은 알려진 공격에 대하여 안전하며, Involution SPN (Substitution Permutation Network)으로써 구조적 효율성도 높다. 1 cycle/round 구조로 갖는 제안된 ARIA 구조는 회로 크기를 줄이기 위해 s-box를 듀얼 포트 롬과 배럴 로테이터를 채택한 고속의 라운드 키 생성기를 포함하고 있다. 제안된 ARIA는 Xilinx VirtexE-1600 FPGA를 사용하여 구현하였고, 1,490 slices와 16 RAM 블록을 사용해서 437 Mbps의 성능을 낸다. 설계된 ARIA 블록을 검증하기 위해서 영상 데이터를 암호화(복호화)하여 통신하는 시스템을 개발하였다. 설계한 ARIA는 IC 카드뿐만 아니라 데이터 저장이나 인터넷 보안 규격(IPSec, TLS)과 같은 많은 데이터를 고속 처리가 필요한 응용에 적용될 수 있다. This paper presents the first hardware design of ARIA that KSA(Korea Standards Association) decided as the block encryption standard at Dec. 2004. The ARIA cryptographic algorithm has an efficient involution SPN (Substitution Permutation Network) and is immune to known attacks. The proposed ARIA design based on 1 cycle/round include a dual port ROM to reduce a size of circuit md a high speed round key generator with barrel rotator. ARIA design proposed is implemented with Xilinx VirtexE-1600 FPGA. Throughput is 437 Mbps using 1,491 slices and 16 RAM blocks. To demonstrate the ARIA system operation, we developed a security system cyphering video data of communication though Internet. ARIA addresses applications with high-throughput like data storage and internet security protocol (IPSec and TLS) as well as IC cards.

실시간 인증서 상태 관리 시스템의 모의 성능 시험

강선(Sun Kang),장태주(Taejoo Chang) 한국통신학회 2004 한국통신학회 학술대회 및 강연회 Vol.2004 No.12

Performance Comparisons of some nonparametric detectors

김홍길(Hong Gil Kim),송익호(Iickho Song),장태주(Taejoo Chang),배진수(Jinsoo Bae) 한국방송·미디어공학회 1996 한국방송공학회 학술발표대회 논문집 Vol.1996 No.-

래딕스-4 몽고메리 곱셈기 기반의 고속 RSA 연산기 설계

구본석(Bonseok Koo),유권호(Gwonho Ryu),장태주(Taejoo Chang),이상진(Sangjin Lee) 한국정보보호학회 2007 정보보호학회논문지 Vol.17 No.6

본 논문에서는 래딕스-4 몽고메리 곱셈기 기반의 고속 RSA 연산기를 제안하고 그 구현 결과를 제시한다. 캐리저장 가산기 기반의 래딕스-4 몽고메리 곱셈기를 제안하고, 중국인의 나머지 정리를 적용할 수 있도록 그 구조를 확장하였다. 이를 바탕으로 설계한 1024-비트 RSA 연산기는 1024-비트 모듈러 지수승을 0.84M 클락 사이클, 512-비트 지수승은 0.25M 클락 사이클 동안 각각 계산할 수 있으며, 0.18㎛ 공정을 이용하여 구현한 결과, 최대 300㎒ 클락 속도를 가지므로 1024-비트 지수승은 365Kb㎰, 512-비트 지수승은 1,233Kb㎰의 성능을 각각 가진다. 또한 고속 RSA 암호 시스템의 구현을 위해, 몽고메리 매핑 계수 계산 및 중국인 나머지 정리의 전처리 과정에 적용할 수 있도록 모듈러 감산 기능을 하드웨어로 구현하였다. RSA is one of the most popular public-key crypto-system in various applications. This paper addresses a high-speed RSA crypto-processor with modified radix-4 modular multiplication algorithm and Chinese Remainder Theorem(CRT) using Carry Save Adder(CSA). Our design takes 0.84M clock cycles for a 1024-bit modular exponentiation and 0.25M cycles for a 512-bit exponentiations. With 0.18㎛ standard cell library, the processor achieves 365Kb㎰ for a 1024-bit exponentiation and 1,233Kb㎰ for two 512-bit exponentiations at a 300㎒ clock rate.

자원 공유기법을 이용한 AES-ARIA 연산기의 효율적인 설계

구본석(Bonseok Koo),유권호(Gwonho Ryu),장태주(Taejoo Chang),이상진(Sangjin Lee) 한국정보보호학회 2008 정보보호학회논문지 Vol.18 No.a6

AES와 ARIA 블록암호 알고리즘은 각각 미국과 한국의 차세대 표준 블록암호 알고리즘으로 각광받고 있으며, 스마트 카드, 전자여권 등 기밀성이 요구되는 다양한 정보보호 분야에서 활용되고 있다. 본 논문에서는 최초로 AES와 ARIA의 효율적인 통합 하드웨어 연산기를 제안하고 0.25um CMOS 공정으로 구현한 결과를 제시한다. AES와 ARIA에 적용할 수 있는 확장 유한체 방식의 공통 S-box를 설계하고, 두 알고리즘의 확산 함수에서 공통항을 축출하여, 19,056 게이트 카운트의 소형 크기를 가지는 연산기를 설계하였다. 본 논문에서 제안하는 연산기는 AES와 ARIA의 개별 소형 연산기를 설계하는 방식에 비해 32% 감소된 크기를 가진다. 또한 제안하는 연산기는 128비트 한 블록에 대한 AES 암호화에는 11 클록 사이클, ARIA 암호화에는 16 클록 사이클을 사용하며, 이는 각각 1,047Mbps와 720Mbps의 성능을 나타난다. AEA and ARIA are next generation standard block cipher of US and Korea, respectively, and these algorithms are used in various fields including smart cards, electronic passport, and etc. This paper addresses the first efficient unified hardware architecture of AES and ARIA, and shows the implementation results with 0.25um CMOS library. We designed shared S-boxes based on composite filed arithmetic for both algorithms, and also extracted common terms of the permutation matrices of both algorithms. With the 0.25-㎛ CMOS technology, our processor occupies 19,056 gate counts which is 32% decreased size from discrete implementations, and it uses 11 clock cycles and 16 cycles for AES and ARIA encryption , which shows 720 and 1,047 Mbps, respectively.

iOS5 신규 애플리케이션의 스키마 분석을 통한 포렌식 정보 획득 연구

이규원 ( Gyu-won Lee ),양승제 ( Seung-jei Yang ),장태주 ( Taejoo Chang ),윤영태 ( Young-tae Yun ),손기욱 ( Ki-wook Sohn ) 한국정보처리학회 2012 한국정보처리학회 학술대회논문집 Vol.19 No.1

iOS5 소프트웨어가 업데이트되면서 기존과 비교하여 많은 새로운 기능들이 추가되었다. 이 기능들 중에는 사용자로 하여금 메시지와 계정 정보 등 포렌식 관점에서 중요한 정보들이 저장될 수 있는 애플리케이션들이 존재한다. 포렌식 수사에서 애플리케이션에 저장된 정보들은 사건 해결을 위한 중요한 단서가 되기도 한다. 따라서 본 논문에서는 iOS5에 새롭게 추가된 기능들 중에서 포렌식 정보들이 저장될 수 있는 애플리케이션들을 선별하고 스키마 분석 및 질의를 통하여 그 정보들을 획득 할 수 있음을 증명한다.

경량화된 확산계층을 이용한 32-비트 구조의 소형 ARIA 연산기 구현

유권호(Gwonho Ryu),구본석(Bonseok Koo),양상운(Sangwoon Yang),장태주(Taejoo Chang) 한국정보보호학회 2006 정보보호학회논문지 Vol.16 No.6

최근 휴대용 기기의 중요성이 증가하면서 이에 적합한 암호 구현이 요구되고 있으나, 기존의 암호 구현 방식이 속도에 중점을 두고 있어 휴대용 기기에서 요구하는 전력 소모나 면적을 만족하지 못하고 있다. 따라서 휴대용 기기에 적합한 암호 알고리즘의 경량 구현이 매우 중요한 과제로 떠오르고 있다. 이 논문에서는 국내 KS 표준 알고리즘인 ARIA 알고리즘을 32-비트 구조를 이용하여 경량화하는 방법을 제안한다. 확산 계층의 새로운 설계를 이용하여 구현된 결과는 아남 0.25um 공정에서 11301 게이트를 차지하며, 128-비트 키를 이용할 때 87/278/256 클락 (초기화/암호화/복호화)을 소모한다. 그리고 128-비트 키만을 지원하는 기존의 구현과 달리, 256-비트 키까지 지원하도록 구성하여 ARIA 알고리즘의 표준을 완벽히 구현하였다. 이를 통해 지금까지 알려진 가장 경량화된 구현 결과와 비교하면 면적은 7% 감소, 속도는 13% 향상된 결과이다. Recently, the importance of the area efficient implementation of cryptographic algorithm for the portable device is increasing. Previous ARIA(Academy, Research Institute, Agency) implementation styles that usually concentrate upon speed, are not suitable for mobile devices in area and power aspects. Thus in this paper, we present an area efficient ARIA processor which use 32-bit architecture. Using new implementation technique of diffusion layer, the proposed processor has 11301 gates chip area. For 128-bit master key, the ARIA processor needs 87 clock cycles to generate initial round keys, 278 clock cycles to encrypt, and 256 clock cycles to decrypt a 128-bit block of data. Also the processor supports 192-bit and 256-bit master keys. These performances are 7% in area and 13% in speed improved results from previous cases.