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- 저자 : 최정열(J. Y. Choi) (검색결과 69 건)
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Ni 캡의 전기도금 및 SnBi 솔더 Debonding을 이용한 웨이퍼 레벨 MEMS Capping 공정
최정열,이종현,문종태,오태성,Choi, J.Y.,Lee, J.H.,Moon, J.T.,Oh, T.S. 한국마이크로전자및패키징학회 2009 마이크로전자 및 패키징학회지 Vol.16 No.4
Si 기판의 캐비티 형성이 불필요한 웨이퍼-레벨 MEMS capping 공정을 연구하였다. 4인치 Si 웨이퍼에 Ni 캡을 전기도금으로 형성하고 Ni 캡 rim을 Si 하부기판의 Cu rim에 에폭시 본딩한 후, SnBi debonding 층을 이용하여 상부기판을 Ni 캡 구조물로부터 debonding 하였다. 진공증착법으로 형성한 SnBi debonding 층은 Bi와 Sn 사이의 심한 증기압 차이에 의해 Bi/Sn의 2층 구조로 이루어져 있었다. SnBi 증착 층을 $150^{\circ}C$에서 15초 이상 유지시에는 Sn과 Bi 사이의 상호 확산에 의해 eutectic 상과 Bi-rich $\beta$상으로 이루어진 SnBi 합금이 형성되었다. $150^{\circ}C$에서 유지시 SnBi의 용융에 의해 Si 기판과 Ni 캡 구조물 사이의 debonding이 가능하였다. We investigated the wafer-level MEMS capping process for which cavity formation in Si wafer was not required. Ni caps were formed by electrodeposition on 4" Si wafer and Ni rims of the Ni caps were bonded to the Cu rims of bottom Si wafer by using epoxy. Then, top Si wafer was debonded from the Ni cap structures by using SnBi layer of low melting temperature. As-evaporated SnBi layer was composed of double layers of Bi and Sn due to the large difference in vapor pressures of Bi and Sn. With keeping the as-evaporated SnBi layer at $150^{\circ}C$ for more than 15 sec, SnBi alloy composed of eutectic phase and Bi-rich $\beta$ phase was formed by interdiffusion of Sn and Bi. Debonding between top Si wafer and Ni cap structures was accomplished by melting of the SnBi layer at $150^{\circ}C$.
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MEMS 패키지용 Hollow Cu 관통비아의 형성공정
최정열,김민영,문종태,오태성,Choi, J.Y.,Kim, M.Y.,Moon, J.T.,Oh, T.S. 한국마이크로전자및패키징학회 2009 마이크로전자 및 패키징학회지 Vol.16 No.4
MEMS 패키징용 hollow Cu 비아의 형성거동을 분석하기 위해, 펄스-역펄스 전류밀도 및 도금시간에 따른 hollow Cu 비아의 미세구조를 관찰하고 평균 두께 및 두께 편차를 측정하였다. 펄스-역펄스 전류밀도를 $-5\;mA/cm^2$와 $15\;mA/cm^2$로 유지하며 3시간 도금시 hollow Cu 비아의 평균 도금두께는 $5\;{\mu}m$이었으며 표준편차는 $0.63\;{\mu}m$이었다. 도금시간을 6시간으로 증가시 평균 도금두께는 $10\;{\mu}m$, 표준편차는 $1\;{\mu}m$로 균일한 두께의 hollow Cu 비아를 형성하는 것이 가능하였다. 펄스-역펄스 전류밀도를 $-10\;mA/cm^2$와 $30\;mA/cm^2$ 이상으로 증가시킨 경우에는 도금시간 증가에 따라 도금두께보다 도금두께의 표준편차가 더 크게 증가하여 균일한 hollow Cu 비아의 형성이 어려웠다. In order to investigate the formation behavior of hollow Cu via for MEMS packaging, we observed the microstructure of the Cu vias and measured the average thickness and the thickness deviation with variations of pulse-reverse pulse current density and electrodeposition time. With electrodeposition for 3 hours at the pulse and reverse pulse current densities of $-5\;mA/cm^2$ and $15\;mA/cm^2$, the average thickness and the thickness deviation of the Cu vias were $5\;{\mu}m$ and $0.63\;{\mu}m$, respectively. With increasing the electrodeposition time to 6 hours, it was possible to form the Cu vias, of which the average thickness and thickness variation of the Cu vias were $10\;{\mu}m$ and $1\;{\mu}m$, respectively. With increasing the pulse and reverse pulse current densities to $-10\;mA/cm^2$ and $30\;mA/cm^2$, Cu vias of uniform thickness could not be formed due to the faster increase of the thickness deviation than that of the average thickness with increasing the electrodeposition time.
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Cu 범프와 Sn 범프의 접속구조를 이용한 RF 패키지용 플립칩 공정
최정열,김민영,임수겸,오태성,Choi, J.Y.,Kim, M.Y.,Lim, S.K.,Oh, T.S. 한국마이크로전자및패키징학회 2009 마이크로전자 및 패키징학회지 Vol.16 No.3
Cu pillar 범프를 사용한 플립칩 접속부는 솔더범프 접속부에 비해 칩과 기판사이의 거리를 감소시키지 않으면서 미세피치 접속이 가능하기 때문에, 특히 기생 캐패시턴스를 억제하기 위해 칩과 기판사이의 큰 거리가 요구되는 RF 패키지에서 유용한 칩 접속공정이다. 본 논문에서는 칩에는 Cu pillar 범프, 기판에는 Sn 범프를 전기도금하고 이들을 플립칩 본딩하여 Cu pillar 범프 접속부를 형성 한 후, Sn 전기도금 범프의 높이에 따른 Cu pillar 범프 접속부의 접속저항과 칩 전단하중을 측정하였다. 전기도금한 Sn 범프의 높이를 5 ${\mu}m$에서 30 ${\mu}m$로 증가시킴에 따라 Cu pillar 범프 접속부의 접속저항이 31.7 $m{\Omega}$에서 13.8 $m{\Omega}$로 향상되었으며, 칩 전단하중이 3.8N에서 6.8N으로 증가하였다. 반면에 접속부의 종횡비는 1.3에서 0.9로 저하하였으며, 접속부의 종횡비, 접속저항 및 칩 전단하중의 변화거동으로부터 Sn 전기도금 범프의 최적 높이는 20 ${\mu}m$로 판단되었다. Compared to the chip-bonding process utilizing solder bumps, flip chip process using Cu pillar bumps can accomplish fine-pitch interconnection without compromising stand-off height. Cu pillar bump technology is one of the most promising chip-mounting process for RF packages where large gap between a chip and a substrate is required in order to suppress the parasitic capacitance. In this study, Cu pillar bumps and Sn bumps were electroplated on a chip and a substrate, respectively, and were flip-chip bonded together. Contact resistance and chip shear force of the Cu pillar bump joints were measured with variation of the electroplated Sn-bump height. With increasing the Sn-bump height from 5 ${\mu}m$ to 30 ${\mu}m$, the contact resistance was improved from 31.7 $m{\Omega}$ to 13.8 $m{\Omega}$ and the chip shear force increased from 3.8 N to 6.8 N. On the contrary, the aspect ratio of the Cu pillar bump joint decreased from 1.3 to 0.9. Based on the variation behaviors of the contact resistance, the chip shear force, and the aspect ratio, the optimum height of the electroplated Sn bump could be thought as 20 ${\mu}m$.
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SnBi 저온솔더의 플립칩 본딩을 이용한 스마트 의류용 칩 접속공정
최정열,박동현,오태성,Choi, J.Y.,Park, D.H.,Oh, T.S. 한국마이크로전자및패키징학회 2012 마이크로전자 및 패키징학회지 Vol.19 No.3
A chip interconnection technology for smart fabrics was investigated by using flip-chip bonding of SnBi low-temperature solder. A fabric substrate with a Cu leadframe could be successfully fabricated with transferring a Cu leadframe from a carrier film to a fabric by hot-pressing at $130^{\circ}C$. A chip specimen with SnBi solder bumps was formed by screen printing of SnBi solder paste and was connected to the Cu leadframe of the fabric substrate by flip-chip bonding at $180^{\circ}C$ for 60 sec. The average contact resistance of the SnBi flip-chip joint of the smart fabric was measured as $9m{\Omega}$. SnBi 저온솔더의 플립칩 공정을 이용한 스마트 의류용 칩 접속공정에 대해 연구하였다. 캐리어 필름에 형성한 Cu 리드프레임을 $130^{\circ}C$에서 직물에 열압착 시킴으로써 Cu 리드프레임이 전사된 직물 기판을 형성하였다. 칩 시편에 SnBi 페이스트를 도포하여 솔더범프를 형성한 후 직물 기판의 Cu 리드프레임에 배열하고 $180^{\circ}C$에서 60초 동안 유지시켜 플립칩 본딩하였다. SnBi 저온솔더를 사용하여 형성된 스마트 의류용 플립칩 접속부의 평균 접속저항은 $9m{\Omega}$이었다.
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최정열(J.-Y. Choi),장근진(K.-J. Jang),김성돈(S.-D. Kim),정인석(I.-S. Jeung),이종국(J.-K. Kim) 한국추진공학회 2013 한국추진공학회 학술대회논문집 Vol.2013 No.12
본 연구에서는 극초음속 노즐 설계를 위한 설계 절차를 수립하였다. 노즐 목에서 확산 영역까지 특선곡선해법을 이용하여 기본 설계를 수행하며, 기본 설계에 대한 격자를 작성하여 MOC 설계를 확인하기 위한 비점성 CFD 해석을 수행한다. 비점성 결과를 바탕으로 점성 해석을 수행하여 기본 형상에 대한 경계층을 보정하여 격자를 다시 생성한 후, 결과 확인을 위한 점성 해석을 다시 수행한다. 전 과정은 자동 일괄 처리토록 작성 되었으며, 여러 경계층 보정 방법에 따른 결과들을 비교 검토 하였다. A design procedure is established to design hypersonic nozzles. The basic design is carried out by the MOC for the throat region to the divergence region. Grid generation is carried out for the basic design, followed by the inviscid CFD analysis to confirm the MOC design. The inviscid solution is used as an initial condition for viscous simulation. Then, boundary layer thicknesses are evaluated from the results viscous solution. The BLC is made for the basic geometry and the computational grid is reconstructed. Finally, viscous simulation is carried out again to confirm the BLC. All this procedure is made automatically by using the batch processing. Various BLC approaches were compared through the present study.
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TBCC를 위한 CVC 엔진의 데토네이션 현상 기초 연구
최정열(J.-Y. Choi),Bernard Parent,조덕래(D.-R. Cho),강기하(K. Kang),신재렬(J.-R. Shin),이수한(S.-H. Lee),이태형(T.-H. Yi) 한국추진공학회 2008 한국추진공학회 학술대회논문집 Vol.2008 No.11
DARPA가 계획 중인 대형 극초음속 추진 기관 개발 프로그램 VULCAN 프로그램은 듀얼모드 램제트/스크램제트 엔진과 연계되어 TBCC엔진을 이룰 수 있도록, 기존의 터보제트(또는 터보팬) 엔진과 CVC과 엔진을 결합하여 마하수 4이상에서 작동 가능한 엔진을 개발하는 것을 목표로 하고 있다. CVC 엔진은 데토네이션 연소 현상을 기본으로 하여 고마하수에서 고효율을 얻을 수 있는 PDE 이나 CDE와 같은 신개념의 엔진이다. 본 논문에서는 부산대학교 항공우주공학과 연소 추진 연구실에서 지난 수년간 국제공동 연구의 형태로 수행한 데토네이션 현상의 추진기관 응용에 연구에 대하여 소개한다. DARPA"s hypersonic propulsion program VULCAN is aimed for development of Mach 4+ capable engine by combining current production turbofan engine such as F119 with CVC (Constant Volume Combustion) engine. Final goal is a TBCC(Turbo-based Combined Cycle) engine by combining with dual mode ramjet/scramjet engine. CVC is a common designation of new concept of high efficiency engines, such as Pulse Detonation Engine (PDE) or Continuous Detonation Engine (CDE), which use the detonation as a combustion mechanism. Present paper introduces the internationally collaborative research activities carried out in Aerospace Combustion and Propulsion Laboratory of the department of Aerospace Engineering of the Pusan national University.
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