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우솔아,김상식 한국물리학회 2020 Current Applied Physics Vol.20 No.10
In this study, a device design of single-gated feedback field-effect transistors (FBFETs) is proposed to achieve latch-up behaviors with high current gains. The latch-up mechanism is examined by conducting an equivalent circuit analysis, and the band diagram, I–V characteristics, memory window, subthreshold swing, and on/off current ratio are investigated using a commercial device simulator. The proposed FBFETs exhibit memory windows wider than 3.0 V, subthreshold swings less than 0.1 mV/decade, the on/off current ratios of approximately 1010, and on-currents of approximately 10 5 A at room temperature. The superior device characteristics and controllable memory windows open the promising possibility of FBFETs as the next-generation electronic devices.
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CMOS의 설계 파라미터 및 Cascode단의 변화에 따른 Time-Domain Temperature Sensor 특성에 관한 연구
우솔아,김진세,금종민,경신수,성만영 한국과학기술원 반도체설계교육센터 2015 IDEC Journal of Integrated Circuits and Systems Vol.1 No.1
This paper presents low power and high speed on-chip temperature sensor only using two ring-oscillators which have different CMOS delay characteristics, counters and Time-to-Digital Converters (TDC) to maintain the performance benefit of CMOS digital circuit. This novel temperature sensor does not require any bias circuits or reference external clocks. The novel temperature sensor measures the delay variations between the temperature-dependent signal generator and the temperature-independent signal generator according to temperature. The generating two signals is sensed by TDC. But, temperature sensor of TDC cells, which was used to measure the delay time of two CMOS delay characteristics and convert to digital outputs, occupies large chip area. To overcome this problem, we designed an advanced temperature sensor using Coarse-Fine TDC. Also, it has a higher resolution than existing temperature sensor. After checking the performance of the temperature sensor using a HSPICE simulation, the chip was manufactured using the Dongbu 0.11μm CMOS process and verified. 본 논문에서는 서로 다른 CMOS Delay 특성을 갖는 2개의 링 오실레이터와 카운터, Time-to-Digital Converter(TDC)를 이용한 Digital On-Chip 온도 감지 센서를 설계하였다. 본 논문에서 제안한 온도 감지 센서는 신호 발생 단과 신호 출력 단으로 구성된다. 신호 발생 단은 CMOS로 구성된 링 오실레이터와 카운터로 구성되어 있고, CMOS의 Cascode단을 쌓음으로써 온도에 대한 민감도를 제어할 수 있다. 따라서 온도에 민감한 링 오실레이터와 온도에 민감하지 않은 링 오실레이터를 설계하고, 카운터를 이용하여 두 신호의 펄스 너비를 증폭시켰다. 신호 발생 단에서 발생된 신호는 신호 출력 단으로 인가된다. 신호 출력 단은 TDC로 구성하여 온도 변화를 디지털 코드로 감지할 수 있다. 온도 감지 센서는 -20∼120℃를 감지할 수 있도록 설계하였다. 또한 제안한 온도 감지 센서에서는 Chip 면적을 최소화하기 위해 Coarse TDC와 Fine TDC를 이용하여 설계하였다. 이를 통해 고 분해능을 갖는 온도 감지 센서를 설계하였고, HSPICE simulation을 통해 온도 감지 센서의 성능을 검증하였다. Chip은 동부 0.11um CMOS 공정으로 제작하여 측정하였다.
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게이트 절연막과 게이트 전극물질의 변화에 따른 피드백 전계효과 트랜지스터의 히스테리시스 특성 확인
이경수,우솔아,조진선,강현구,김상식,Lee, Kyungsoo,Woo, Sola,Cho, Jinsun,Kang, Hyungu,Kim, Sangsig 한국전기전자학회 2018 전기전자학회논문지 Vol.22 No.2
본 연구에서는 급격한 스위칭 특성을 달성하기 위해 싱글단일-게이트 실리콘 채널에서 전하 캐리어의 양의 피드백을 이용하는 새롭게 설계된 피드백 전계 효과 트랜지스터를 제안한다. 에너지 밴드 다이어그램, I-V 특성, 문턱전압 기울기 및 on/off 전류 비는 TCAD 시뮬레이터를 이용하여 분석한다. 피드백 전계 효과 트랜지스터의 중요한 특징 중 하나인 히스테리시스의 특성을 보기 위해 게이트 절연막 물질과 게이트 전극물질을 변경하여 시뮬레이션을 진행했다. 이러한 특성변화는 피드백 전계효과 트랜지스터의 문턱전압 ($V_{TH}$)을 변화시켰고, 메모리 윈도우 폭이 작아지는 현상을 보였다. In this study, we propose newly designed feedback field-effect transistors that utilize the positive feedback of charge carriers in single-gated silicon channels to achieve steep switching behaviors. The band diagram, I-V characterisitcs, subthreshold swing, and on/off current ratio are analyzed using a commercial device simulator. To demonstrate the changing characteristics of hysteresis, one of the important features of the feedback field effect transistor, we simulated changing the gate insulating material and the gate metal electrode. The fluctuation in the characteristics changed the $V_{TH}$ of the hysteresis and showed a decrease in width of the hysteresis.
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채널 길이의 변화에 따른 단일 게이트 피드백 전계효과 트랜지스터의 메모리 윈도우 특성
조진선,김민석,우솔아,강현구,김상식,Cho, Jinsun,Kim, Minsuk,Woo, Sola,Kang, Hyungu,Kim, Sangsig 한국전기전자학회 2017 전기전자학회논문지 Vol.21 No.3
본 연구에서는 3차원 소자 시뮬레이션을 통하여 단일 게이트 피드백 전계효과 트랜지스터의 전기적 특성과 채널 길이에 따른 메모리 윈도우 특성 변화를 확인하였다. 소자의 채널 길이는 50 nm에서 100 nm까지 변화시켜가며 시뮬레이션을 수행하였다. 시뮬레이션 결과 0에 가까운 문턱전압이하 기울기(< 1 mV/dec)와 ${\sim}1.27{\times}10^{10}$의 $I_{on}/I_{off}$ 비율을 얻었다. 또한 메모리 윈도우를 확인한 결과 채널 길이 50 nm의 소자는 0.31 V의 메모리 윈도우가 생성되었으나 채널 길이 100 nm의 소자는 메모리 윈도우가 생성되지 않았다. In this study, we examined the simulated electrical characteristics of single-gated feedback field effect transistors (FBFETs) and the influence of channel length variation of the memory window characteristics through the 3D device simulation. The simulations were carried out for various channel lengths from 50 nm to 100 nm. The FBFETs exhibited zero SS(< 1 mV/dec) and a current $I_{on}/I_{off}$ ratio${\sim}1.27{\times}10^{10}$. In addition, the memory windows were 0.31 V for 50 nm-channel-length devices while no memory windows were observed for 100 nm-channel-length devices.
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김수태,김민석,우솔아,강현구,김상식 한국물리학회 2018 Current Applied Physics Vol.18 No.3
In this paper, we investigate the performance of ring oscillators composed of gate-all-around (GAA) silicon nanowire (NW) field-effect transistors (FETs) with four different numbers of NW channels, for sub-10-nm logic applications. Our simulations reveal that ring oscillators with double, triple, and quadruple NW channels exhibit improvements of up to 50%, 85%, and 97%, respectively, in the oscillation frequencies (fosc), compared to a ring oscillator with a single NW channel, due to the large drive current, in spite of the increased intrinsic capacitance of a given device. Moreover, our work shows that the fosc improvement ratio of the ring oscillators becomes saturated with triple NW channels with additional load capacitances of 0.1 fF and 0.01 fF, which are similar to, or less than the intrinsic device capacitance (~0.1 fF). Thus, our study provides an insight for determining the capacitive load and optimal number of NW channels, for device development and circuit design of GAA NW FETs.
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금속-산화막-반도체 전계효과 트랜지스터의 불순물 분포 변동 효과에 미치는 이온주입 공정의 영향
박재현(Jae Hyun Park),장태식(Tae-sig Chang),김민석(Minsuk Kim),우솔아(Sola Woo),김상식(Sangsig Kim) 한국전기전자학회 2017 전기전자학회논문지 Vol.21 No.1
본 연구에서는 금속-산화막-반도체 전계효과 트랜지스터의 불순물 분포변동 효과에 미치는 halo 및 LDD 이온주입 공정의 영향을 3차원 소자 시뮬레이션을 통하여 확인하였다. 정확한 시뮬레이션 계산을 위해 kinetic monte carlo 모델을 적용하여 불순물 입자와 결함 낱낱의 거동을 계산하는 원자단위 시뮬레이션을 수행하였다. 문턱전압 및 on-current의 산포를 통해 확인한 결과 halo 이온주입 공정이 LDD 이온주입 공정보다 문턱전압 산포의 경우 약 6.45배 그리고 on-current 산포의 경우 2.46배 더 큰 영향을 미치는 특성을 확인하였다. 그리고 문턱전압과 on-current 산포를 히스토그램으로 나타내어 그 산포를 정규분포로 확인하였다. In this study the influence of the random dopant fluctuation (RDF) depending on the halo and LDD implantations for the metal-oxide-semiconductor field effect transistor is investigated through the 3D atomistic device simulation. For accuracy in calculation, the kinetic monte carlo method that models individual impurity atoms and defects in the device was applied to the atomistic simulation. It is found that halo implantation has the greater influence on RDF effects than LDD implantation; three-standard deviation of VTH and ION induced by halo implantation is about 6.45 times and 2.46 times those of LDD implantation. The distributions of VTH and ION are also displayed in the histograms with normal distribution curves.
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