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멀티미디어 응용을 위한 저전력 데이터 캐쉬 구조 및 마이크로 아키텍쳐 수준 관리기법
양훈모,김정길,박기호,김신덕,Yang Hoon-Mo,Kim Cheong-Gil,Park Gi-Ho,Kim Shin-Dug 한국정보처리학회 2006 정보처리학회논문지 A Vol.13 No.3
최근 디지털 멀티미디어 응용기기는 휴대 편의성은 물론 하나의 기기에서 다양한 멀티미디어 데이터 처리를 가능하게 하는 기능적 집적이 이루어지고 있다. 이와 같은 추세는 기기가 처리해야 하는 데이터 양의 증가와 이를 수행하기 위하여 요구되는 온칩 메모리의 크기 및 연산 유닛의 고성능화를 요구하여 전력 소비량의 증가를 유발시킨다. 연산 엔진에서 사용되는 대표적인 온칩 메모리인 캐쉬는 전력 사용에 있어서 중요한 비율을 차지하는 구조로 저전력 설계를 위한 구조적 개선의 주요 대상이다. 본 논문에서는 멀티미디어 응용을 수행하는 연산 엔진의 데이터 캐쉬에서 소비되는 전력을 감소시키기 위하여 멀티미디어 응용의 데이터 사용 특성을 파악하여 이 특성을 전력소비를 감소시키는 목적으로 활용 가능한 분할된 캐쉬구조를 제안한다. 그리고 각각의 분할된 캐쉬에 대하여 특정 주소 영역의 데이터 참조를 고정시킴으로써 얻을 수 있는 전력 소비면의 성능 향상을 평가한다. 시뮬레이션 결과 제안하는 캐쉬 구조는 같은 크기의 직접사상 캐쉬, 2중연관 캐쉬, 4중연관 캐쉬에 대해 유사한 성능을 나타내면서, 각각의 기존 캐쉬 구조와 비교하였을 경우 33.2%, 53.3% 및 70.4%만큼 감소된 전력으로 동작 가능하다. Today's portable electric consumer devices, which are operated by battery, tend to integrate more multimedia processing capabilities. In the multimedia processing devices, multimedia system-on-chips can handle specific algorithms which need intensive processing capabilities and significant power consumption. As a result, the power-efficiency of multimedia processing devices becomes important increasingly. In this paper, we propose a reconfigurable data caching architecture, in which data allocation is constrained by software support, and evaluate its performance and power efficiency. Comparing with conventional cache architectures, power consumption can be reduced significantly, while miss rate of the proposed architecture is very similar to that of the conventional caches. The reduction of power consumption for the reconfigurable data cache architecture shows 33.2%, 53.3%, and 70.4%, when compared with direct-mapped, 2-way, and 4-way caches respectively.
양훈모 ( Hoon-mo Yang ),김신덕 ( Shin-dug Kim ) 한국정보처리학회 2004 한국정보처리학회 학술대회논문집 Vol.11 No.2
최근의 휴대용 전화기, PDA 와 같은 기기의 발전은 휴대용 기기에서 사용되는 어플리케이션의 다기능화와 고성능화를 야기하였다. 이에 따른 내장형 프로세서의 성능 향상이 요구됨에 따라 고성능 프로세서에서 사용되던 동적 분기 예측기가 최근의 내장형 프로세서에도 사용된다. 그러나 내장형 프로세서의 분기 예측기는 불필요한 분기 예측을 수행함으로써 전력 낭비가 발생한다. 본 논문에서는 명령어 실행의 연속성과 분기 명령어간의 관계를 분석하여 불필요한 분기 예측을 감소시키는 내장형 프로세서에 적합한 저전력 분기 예측기 구조를 제안한다. 시뮬레이션 결과 분기 예측 과정 중 전력 소모의 주요 원인인 BTB(Branch Target Buffer)로의 접근을 기존의 구조와 비교시 52% 감소 시키었으며, 그에 따른 성능저하는 발생하지 않았다.
동적 사상 테이블 기반의 버퍼구조를 통한 Solid State Disk의 쓰기 성능 향상
조인표,고소향,양훈모,박기호,김신덕,Cho, In-Pyo,Ko, So-Hyang,Yang, Hoon-Mo,Park, Gi-Ho,Kim, Shin-Dug 한국정보처리학회 2011 정보처리학회논문지 A Vol.18 No.4
This research is to design an effective buffer structure and its management for flash memory based high performance SSDs (Solid State Disks). Specifically conventional SSDs tend to show asymmetrical performance in read and /write operations, in addition to a limited number of erase operations. To minimize the number of erase operations and write latency, the degree of interleaving levels over multiple flash memory chips should be maximized. Thus, to increase the interleaving effect, an effective buffer structure is proposed for the SSD with a hybrid address mapping scheme and super-block management. The proposed buffer operation is designed to provide performance improvement and enhanced flash memory life cycle. Also its management is based on a new selection scheme to determine random and sequential accesses, depending on execution characteristics, and a method to enhance the size of sequential access unit by aggressive merging. Experiments show that a newly developed mapping table under the MBA is more efficient than the basic simple management in terms of maintenance and performance. The overall performance is increased by around 35% in comparison with the basic simple management. 본 연구는 플래시 메모리 기반의 고성능 SSD (Solid State Disk) 구조를 위하여 디스크 참조 특성에 적응적으로 구동하는 효율적인 버퍼 구조와 구동 기법을 설계한다. 기존 SSD는 삭제동작 횟수의 제약은 물론 읽기와 쓰기 동작에 대하여 비대칭적인 성능을 보이는 특징을 갖고 있다. 이러한 삭제동작 횟수와 쓰기 동작의 지연시간을 최소화 하기 위해서는 다중 플래시 메모리 칩들에 대해 쓰기 동작은 병렬적으로 수행하는 정도를 최대화하여 운영하여야 한다. 따라서 플래시 메모리 칩들에 대한 인터리빙 레벨 (interleaving level)을 최대화 하기 위하여, 본 논문에서는 혼합 위치 사상 기법 (hybrid address mapping)과 슈퍼 블록 (super-block) 기반의 SSD 구조에 대하여 성능 증대와 증가된 장치 수명을 제공하기 위한 효율적 버퍼 구조를 제안한다. 제안한 버퍼구조는 응용 수행특성을 기반으로 최적의 임의/순차쓰기를 구분하며, 수행 성능에 중요한 순차쓰기 정도의 크기를 증대시키는 동적 융합 방법, 구동되는 버퍼구조와 사상 테이블의 효율적인 관리 구조를 설계하였으며, 이를 통해 기존의 단순한 버퍼 운영기법에 비하여 35%의 성능향상을 제공한다.
정웅,박우찬,곽승호,양훈모,정철호,한탁돈,이문기,Jeong, Woong,Park, Woo-Chan,Kwak, Sung-Ho,Yang, Hoon-Mo,Jeong, Cheol-Ho,Han, Tack-Don,Lee, Moon-Key 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.9
Generally, dividers have been designed to use iteration, but recently the research on the pipelined divider is underway. It is a difficult point in the known pipelined division unit that a large lookup table is required. In this paper, the cost-effective pipelined divider is proposed, that needs a lookup table smaller than that of the other pipelined divider. The latency of the proposed divider is 3 cycles. We obtain a 30% reduced area than that of P. Hung. 기존의 나눗셈 연산기들은 대부분 반복적인 방식으로 연산을 수행하여 왔으나, 최근에는 파이프라인드 나눗셈 연산기에 대한 연구가 시도되고 있다. 현재 발표된 파이프라인 나눗셈 연산기는 큰 사이즈의 룩업테이블을 필요로 하기 때문에 면적을 크게 차지한다는 단점이 있다. 본 논문에서는 기존의 파이프라인드 나눗셈 연산기에 비해 룩업테이블을 크게 줄여, 비용에 효과적인 파이프라인 나눗셈 연산기를 제안한다. 제안하는 나눗셈 연산기는 단정밀도에서 3 사이클의 지연시간를 가지며, P. Hung의 방식에 비하여 약 30퍼센트 정도의 면적을 줄일 수 있다.
선택적 압축방식에 기반한 확장된 플래시 메모리 스와핑 시스템
임근수(Keun-Soo Yim),양훈모(Hoon-Mo Yang),차호정(Hojung Cha) 한국정보과학회 2002 한국정보과학회 학술발표논문집 Vol.29 No.2Ⅰ
가상메모리를 사용하는 범용 컴퓨터 시스템, 특히 실시간 시스템에서 상대적으로 속도가 느린 자기디스크로의 스와핑은 해당 시스템의 성능을 저하시키는 핵심적인 요인이다. 본 논문에서는 일반적인 가상메모리 시스템의 성능을 향상시키고 실시간 프로세스에 대해 페이지 스와핑이 발생하여도 수행시간을 보증할 수 있는 방법으로 선택적인 압축방식을 사용한 확장된 플래시 메모리 스와핑 시스템을 제안한다. 그리고 제안하는 시스템을 세부적으로 설계하였으며 해석과 시뮬레이션을 통하여 지연시간과 공간 활용도를 평가하고 시스템의 특성을 상위 수준에서 DRAM을 확장한 경우와 비교해 분석 및 고찰하였다. 그 결과 제안하는 시스템은 매 페이지 스와핑 시에 일정한 수행시간을 단축하며 선택적 압축방식과 수정된 버디 시스템을 사용하여 물리적인 플래시 메모리의 공간을 논리적으로 확장함을 검증하였다.