PMOS가 삽입된 SCR 기반의 ESD 보호 회로에 관한 연구

곽재창(Jae-Chang Kwak) 한국전기전자학회 2019 전기전자학회논문지 Vol.23 No.4

본 논문에서는 Gate grounded NMOS(GGNMOS)와 Gate grounded Lateral insulated gate bipolar transistor(GGLIGBT), Silicon Controlled Rectifier(SCR), 그리고 제안된 ESD 보호 소자에 대한 전기적 특성을 비교 및 분석하였다. 우선 각 소자에 대한 I-V 특성 곡선을 시뮬레이션 함으로써 트리거 전압과 홀딩 전압을 확인하였다. 그 후에 각 소자에 대한 HBM 4k 시뮬레이션을 통해서 감내 특성을 확인하였다. HBM 4k 시뮬레이션 결과, 제안된 ESD 보호소자의 최대 온도가 GGNMOS와 GGLIGBT와 SCR에 비해서 낮기 때문에 그만큼 감내 특성이 개선되었다고 할 수 있으며, 이는 신뢰성 측면에서 우수한 ESD 보호소자임을 의미한다. In this paper, the electrical characteristics of Gate grounded NMOS(GGNMOS), Lateral insulated gate bipolar transistor(LIGBT), Silicon Controlled Rectifier(SCR), and Proposed ESD protection device were compared and analyzed. First, the trigger voltage and holding voltage were verified by simulating the I-V characteristic curve for each device. After that, the robustness was confirmed by HBM 4k simulation for each device. As a result of HBM 4k simulation, the maximum temperature of the proposed ESD protection device is lower than that of GGNMOS and GGLIGBT and SCR, which means that the robustness is improved, which means that the ESD protection device is excellent in terms of reliability.

가변길이 SIMD구조 쉐이더 명령어 및 컴파일러 설계

곽재창,박태룡,Kwak, Jae-Chang,Park, Tae-Ryoung 한국정보통신학회 2010 한국정보통신학회논문지 Vol.14 No.12

본 논문에서는 3차원 그래픽 쉐이더 3.0 API를 지원하는 쉐이더 명령어 및 컴파일러를 설계하고 그 결과를 평가한다. 기존의 명령어와는 달리 가변길이의 명령어 구조를 제안하고 명령어의 길이를 줄여 SIMD(Single Instruction Multiple Data)구조의 그래픽 프로세서의 하드웨어 크기를 줄일 수 있다. 가변길이 및 2 페이즈 구조의 명령어를 지원하며 ESSL(ES Shading Language) 수준에서 쉐이더 프로그램이 가능한 쉐이더 컴파일러의 설계를 수행하였다. 명령어와 컴파일러 설계 결과를 검증하기 위하여 크로노스그룹에서 제안하는 Conformance Test를 수행하였다. 그 결과로 제공하는 기본 GL 쉐이더의 기능 16개를 비교하여 보았을 때 전체 평균 37%가 줄어드는 것을 알 수 있다. Shader instructions and Compiler are designed for supporting 3D graphic shader 3.0 API. Variable-length instructions are proposed to reduce the size of hardware of graphic processor in SIMD structure by shortening the length of instructions. The designed shader compiler supports variable and two phased structured instructions, and can be programmable at ESSL level. Conformance Test proposed by Khronos group is accomplished to verify the design result of instructions and complier. The test result shows overall average 37% performance improvement at the 16 functions of basic GL shader.

SIMT구조 GP-GPU의 명령어 처리 성능 향상을 위한 Dispatch Unit과 Operand Selection Unit설계

곽재창,Kwak, Jae Chang 한국전기전자학회 2015 전기전자학회논문지 Vol.19 No.3

본 논문은 그래픽 처리 뿐 만 아니라 범용 연산의 가속화를 지원하기 위한 SIMT 구조 GP-GPU의 Dispatch Unit과 Operand Selection Unit을 제안한다. Warp Scheduler로부터 발행된 명령어에서 사용되는 Operand의 모든 정보를 Decoding 하면 불필요한 Operand Load가 발생하여 레지스터 부하가 발생 한다. 이러한 문제점을 해결하기 위해 Pre-decoding방법을 사용하여 Operand의 정보만을 먼저 Decoding 하여 Operand Load를 줄이고, 레지스터의 부하를 줄일 수 있는 방법을 제안한다. 제안하는 Dispatch Unit에서 나온 Operand 정보들을 레지스터 뱅크 충돌을 방지하는 방법을 적용한 Operand Selection Unit에 전달해 전체적인 처리 성능을 향상 시켰다. Modelsim 10.0b를 이용하여 Warp Scheduler로부터 발행된 10,000개의 임의의 명령어를 처리하여 소요되는 총 Clock Cycle을 측정하였다. 본 논문에서 제안한 Pre-Decoding 기능을 탑재한 Dispatch Unit과 Operand Selection Unit을 적용하여 기존의 방법들 보다 각각 약 11%, 24%의 처리 효율이 증가한 것을 확인 할 수 있었다. This paper proposes a dispatch unit of GP-GPU with SIMT architecture to support the acceleration of general-purpose operation as well as graphics processing. If all the information of an operand used instructions issued from the warp scheduler is decoded, an unnecessary operand load occurs, resulting in register loads. To resolve this problem, this paper proposes a method that can reduce the operand load and the load on the resister by decoding only the information of the operand using a pre-decoding method. The operand information from the dispatch unit is passed to the operand selection unit with preventing register bank collisions. Thus the overall performance are improved. In the simulation test, the total clock cycles required by processing 10,000 arbitrary instructions issued from the wrap scheduler using ModelSim SE 10.0b are measured. It shows that the application of the dispatch unit equipped with the pre-decoding function proposed in this paper can make an improvement of about 12% in processing performance compared to the conventional method.

래치-업 면역과 높은 감내 특성을 가지는 LIGBT 기반 ESD 보호회로에 대한 연구

곽재창,Kwak, Jae Chang 한국전기전자재료학회 2014 전기전자재료학회논문지 Vol.27 No.11

Electrostatic discharge has been considered as a major reliability problem in the semiconductor industry. ESD reliability is an important issue for these products. Therefore, each I/O (Input/Output) PAD must be designed with a protection circuitry that creates a low impedance discharge path for ESD current. This paper presents a novel Lateral Insulated Gate Bipolar (LIGBT)-based ESD protection circuit with latch-up immunity and high robustness. The proposed circuit is fabricated by using 0.18 um BCD (bipolar-CMOS-DMOS) process. Also, TLP (transmission line pulse) I-V characteristic of proposed circuit is measured. In the result, the proposed ESD protection circuit has latch-up immunity and high robustness. These characteristics permit the proposed circuit to apply to power clamp circuit. Consequently, the proposed LIGBT-based ESD protection circuit with a latch-up immune characteristic can be applied to analog integrated circuits.

ROI 기반 실시간 이미지 정합 알고리즘 구현

곽재창,Kwak, Jae Chang 한국전기전자학회 2015 전기전자학회논문지 Vol.19 No.4

본 논문은 임베디드 환경에서 실시간으로 동작하기 위해 이미지에 ROI를 지정하고 PROSAC 알고리즘을 적용하여 구현한 파노라마 영상 정합을 제안한다. 기존의 방식은 SURF 알고리즘이나 SIFT 알고리즘과 같이 복잡한 연산과 많은 연산 데이터의 알고리즘을 화면 전체에 적용하여 탐색한다. 또한 outlier 제거 알고리즘으로 RANSAC을 적용하여 알고리즘이 가진 무작위성으로 추가적인 검증 시간을 필요로 한다. 본 논문은 파노라마 영상의 특성을 고려하여 ROI를 설정함으로써 불필요한 연산량을 줄이고 outlier 제거 알고리즘을 검증 시간을 줄인 PROSAC 알고리즘으로 채택하여 처리 속도를 개선하였다. 비교 실험은 ARM Cortex-A15가 내장된 ODROID-XU 환경에서 진행 하였다. 제안하는 방식은 기존의 방식보다 처리 시간이 약 54% 개선되었다. This paper proposes a panoramic image stitching that operates in real time at the embedded environment by applying ROI and PROSAC algorithm. The conventional panoramic image stitching applies SURF or SIFT algorithm which contains complicated operations and a lots of data, at the overall image to detect feature points. Also it applies RANSAC algorithm to remove outliers, so that an additional verification time is required due to its randomness. In this paper, unnecessary data are eliminated by setting ROI based on the characteristics of panorama images, and PROSAC algorithm is applied for removing outliers to reduce verification time. The proposed method was implemented on the ORDROID-XU board with ARM Cortex-A15. The result shows an improvement of about 54% in the processing time compared to the conventional method.

메모리 계층 구조를 사용한 타일 기반 레스터라이져 설계

김도현,곽재창,Kim, Do Hyun,Kwak, Jae Chang 한국전기전자학회 2015 전기전자학회논문지 Vol.19 No.4

This paper proposes a design of efficient hierarchy structure in the tile based rasterizer. The proposed hierarchy structure avoids unnecessary calls of low level tile at which a calculation is not required. A low level tile is classified into three categories based on its maximum, minimum position, and inside outside test. The necessity of calculations on the corresponding low level tile can be determined by its classification. The overall amount of computations for graphic processing can be reduced by not calling for the low level tile with no calculation. The proposed hierarchy structure can reduce an execution time of graphic processing. It shows higher efficiency with the more vertex density of formulating 3D model. 본 논문은 타일 기반 레스터라이져에서 연산이 필요하지 않은 하위 계층에 대한 호출을 막아 연산의 효율을 올릴수 있는 계층 구조의 설계를 제안한다. 제안하는 계층 구조는 내외부 판정과 각 하위 계층이 가지는 타일의 최대 좌표값, 최소 좌표값을 이용하여 하위 계층을 3가지 형태로 분류한다. 각 하위 계층이 분류되는 형태에 따라 해당 계층의 연산의 필요 여부를 구분할 수 있으며 연산이 필요하지 않는 하위 계층에 대한 호출을 수행하지 않는 것으로 그래픽 처리과정의 전체 연산량을 줄일 수 있다. 제안하는 구조를 이용하여 하위 계층의 분류를 통해 그래픽 처리의 연산 시간을 줄일 수 있으며 3D 모델을 구성하는 정점의 밀집도가 클수록 높은 효율을 보인다.

병렬구조를 이용한 증강현실 구현

박태룡,허훈,곽재창,Park, Tae-Ryong,Heo, Hoon,Kwak, Jae-Chang 한국전기전자학회 2013 전기전자학회논문지 Vol.17 No.3

본 논문에서는 FAST와 BRIEF 알고리즘을 기반으로 하는 증강현실을 구현하기 위해서 효율적인 병렬 구조를 제안한다. 객체 인식 알고리즘으로 잘 알려진 SURF 알고리즘은 객체인식에 강인하지만 연산 량이 많아 실시간으로 구현하기에 어려운 단점을 가지고 있다. FAST와 BRIEF 알고리즘을 활용하여 객체를 인식하였고, 임베디드 환경에서 성능을 향상하기 위해 기존의 OpenMP 라이브러리를 사용한 병렬구조를 개선하여 속도를 약 70%에서 100%로 향상 시켰다. This thesis propose an efficient parallel structure method for implementing a FAST and BRIEF algorithm based Augmented Reality. SURF algorithm that is well known in the object recognition algorithms is robust in object recognition. However, there is a disadvantage for real time operation because, SURF implementation requires a lot of computation. Therefore, we used a FAST and BRIEF algorithm for object recognition, and we improved Conventional Parallel Structure based on OpenMP Library. As a result, it achieves a 70%~100% improvement in execution time on the embedded system.

내장형 3D 그래픽 가속을 위한 부동소수점 Geometry 프로세서 설계

남기훈,하진석,곽재창,이광엽,Nam Ki hun,Ha Jin Seok,Kwak Jae Chang,Lee Kwang Youb 대한전자공학회 2006 電子工學會論文誌-SD (Semiconductor and devices) Vol.43 No.2

본 논문에서는 휴대용 정보기기 시스템에서 더욱 향상된 실시간 3D 그래픽 가속 능력을 갖는 SoC 구현을 위해 효과적인 3D 그래픽 Geometry 처리 IP 구조를 연구하였다. 이를 기반으로 3D 그래픽 Geometry 처리 과정에 필요한 부동소수점 연산기를 설계하였으며, 내장형 3D 그래픽 국제 표준인 OpenGL-ES를 지원하는 부동소수점 Geometry 프로세서를 설계하였다. 설계된 Geometry 프로세서는 Xilinx-Vertex2 FPGA에서 160k gate의 면적으로 구현되었으며, 80 MHz의 동작주파수 환경에서 실제 3D 그래픽 데이터를 이용하여 Geometry 처리 과정의 성능 측정 실험을 하였다. 실험 결과 80 MHz의 동작주파수에서 초당 1.5M 개의 폴리곤 처리 성능이 확인되었으며, 이는 타 3D 그래픽 가속 프로세서에 비하여 평균 2배 이상의 Geometry 처리 성능이다. 본 지오메트리 프로세서는 Hynix 0.25um CMOS 공정에 의한 측정결과 83.6mW의 소모전력을 나타낸다. The effective geometry processing IP architecture for mobile SoC that has real time 3D graphics acceleration performance in mobile information system is proposed. Base on the proposed IP architecture, we design the floating point arithmetic unit needed in geometry process and the floating point geometry processor supporting the 3D graphic international standard OpenGL-ES. The geometry processor is implemented by 160k gate area in a Xilinx-Vertex FPGA and we measure the performance of geometry processor using the actual 3D graphic data at 80MHz frequency environment The experiment result shows 1.5M polygons/sec processing performance. The power consumption is measured to 83.6mW at Hynix 0.25um CMOS@50MHz.

C 인터페이스를 이용한 3D Graphics Shader HDL 검증 시스템 구현

정형기(HyungKi Jeong),곽재창(JaeChang Kwak),이광엽(KwangYeob Lee) 한국멀티미디어학회 2006 한국멀티미디어학회 학술발표논문집 Vol.2006 No.2

하드웨어 구현을 위해서는 Verilog와 같은 HDL로 구현되어야 한다. 이를 검증하는 방법에는 ModelSim과 같은 툴을 이용하여 시뮬레이션파형을 비교하거나 직접 FPGA에 넣어서 확인하는 방법이 있다. 전자는 검증속도는 빠르지만 파형을 분석하는 시간이 많이 걸린다. 후자의 방법은 결과물을 확실히 알 수 있지만 FPGA를 구성하키 위한 많은 시간과 노력이 필요하다. 3D Graphics 하드웨어 구현에 대해서는 검증의 어려움이 더 심각하다. 시뮬레이션파형만으로 결과를 정확히 알기 어려우며, FPGA들 구성하기 위해서는 주변의 많은 IP가 필요하다. 이 논문에서는 이러한 검증에 대한 문제점을 해결하기 위해 설재 3D Graphics Shader 검증과정을 보이면서 적용한 방법에 대하여 논하고 있다.

파워 클램프용 래치-업 면역 특성을 갖는 SCR 기반 ESD 보호회로

최용남,한정우,남종호,곽재창,구용서,Choi, Yong-Nam,Han, Jung-Woo,Nam, Jong-Ho,Kwak, Jae-Chang,Koo, Yong-Seo 한국전기전자학회 2014 전기전자학회논문지 Vol.18 No.1

In this paper, SCR(Silicon Controlled Rectifier)-based ESD(Electrostatic Discharge) protection circuit for power clamp is proposed. In order to improve latch-up immunity caused by low holding voltage of the conventional SCR, it is modified by inserting n+ floating region and n-well, and extending p+ cathode region in the p-well. The resulting ESD capability of our proposed ESD protection circuit reveals a high latch-up immunity due to the high holding voltage. It is verified that electrical characteristics of proposed ESD protection circuit by Synopsys TCAD simulation tool. According to the simulation results, the holding voltage is increased from 4.61 V to 8.75 V while trigger voltage is increased form 27.3 V to 32.71 V, respectively. Compared with the conventional SCR, the proposed ESD protection circuit has the high holding voltage with the same triggering voltage characteristic. 본 논문에서는 파워 클램프에 적용하기 위한 SCR 기반의 ESD 보호회로를 제안하였다. 기존 SCR 구조의 낮은 홀딩 전압에 의한 래치-업 문제를 개선하기 위해 n+ 플로팅 영역을 삽입하고 추가적인 n-웰과 p-웰까지 확장된 p+ 캐소드 영역을 통해 높은 홀딩 전압을 가질 수 있도록 고안되었다. 제안된 ESD 보호회로는 높은 홀딩 전압을 통해 정상 동작 상태에서의 래치-업 면역 특성을 확보하였으며, 우수한 ESD 보호 능력을 가진다. 제안된 ESD 보호회로는 Synopsys사의 TCAD 시뮬레이션을 통해 전기적 특성을 검증하였다. 시뮬레이션 결과, 트리거 전압은 약 27.3 V에서 최대 32.71 V 사이에서 변화하는 반면, 홀딩 전압은 4.61 V에서 최대 8.75 V까지 상승하는 것을 확인하였다. 따라서 제안된 ESD 보호회로는 트리거 전압은 기존 SCR과 비슷한 수준을 유지하면서 높은 홀딩 전압을 갖는다.