Test 용역성을 고려한 LSI/VLSI 논리설계방식과 Programmable Logic Array에의 응용

한석붕,조상복,임인칠,Han, Seok-Bung,Jo, Sang-Bok,Im, In-Chil 대한전자공학회 1984 전자공학회지 Vol.21 No.3

논문에서는 종래의 LSSD에 사용한 쉬프트 레지스터 래치를 개선한 새로운 LSI/VLSI 논리설계방식을 제안한다. 이 설계방식을 사용함으로써 테스트 패턴의 생성이 용이해지고 고장검출률이 향상된다. 또한 여기서 제안한 병렬 쉬프트 레지스터 래치를 테스트가 용이한 PLA의 설계에 적용한다. 이 경우에 테스트 패턴의 수가 감소되고 LSSD를 사용한 종래의 PLA에서 귀환입력에 변가되는decoder가 제거된다. This paper proposes a new LSI/VLSI logic design structure which improves shift register latches in conventional LSSD. Test patterns are easily generated and fault coverage is enhanced by using the design structure. The new parallel shift register latch can be applied to the design of easily testable PLA's. In this case, the number of test patterns is decreased and decoders which are added to the feedback inputs in conventional PLA's using LSSD are not necessary.

동적 문턱전압 MOSFET를 사용한 새로운 저전압 저전력 셀프 캐스코드 구조의 설계 및 응용

한석붕(Seok Bung Han),고진환(Jinhwan Koh),송한정(Han-Jung Song),김강철(Kang-Chul Kim) 대한전자공학회 2018 전자공학회논문지 Vol.55 No.7

본 논문에서는 동적 문턱전압 MOSFET를 사용한 새로운 셀프 캐스코드 구조의 설계방식을 제안한다. 제안한 셀프 캐스코드는 저전압 및 저전력 소비를 위하여 공급전압이 500mV인 약반전 영역에서 동작하며 이 구조는 기존의 구조들에 비하여 칩 면적이 매우 작고 DC 바이어스 전압이 요구되지 않는다. 또한 동적 문턱전압 MOSFET의 특성에 의하여 트랜스컨덕턴스 (출력저항)는 단일 MOSFET 및 기존의 셀프 캐스코드에 비하여 각각 45%(163%), 24%(80%) 이상 증가한다. 본 논문에서 제안한 설계방식의 타당성을 검증하기 위하여, 기존 및 제안한 셀프 캐스코드들에 의하여 전류미러를 설계하였다. 모의실험은 Cadence 툴에 의하여 TSMC 0.18 ㎛ CMOS 공정을 사용하여 수행되었다. 모의실험 결과, 본 논문에서 제안한 방식으로 설계한 전류미러의 출력 전압에 대한 출력전류의 변동률이 20배 이상 향상되었다. In this paper, a design method of the new self-cascode structures using a dynamic threshold voltage MOSFET is proposed. For low-voltage and low-power consumption, the new self-cascode operates in a weak inversion region with a supply voltage of 500mV. The proposed self-cascode structures have a much small chip area than conventional self-cascode structures and do not require DC bias voltage. Also, due to the characteristics of the dynamic threshold voltage MOSFET, the transconductance (output resistance) increases by 45% (163%) and 24% (80%) over a single MOSFET and conventional self-cascode, respectively. In order to verify the validity of the proposed design method, we design a current mirror using conventional and proposed self-cascodes. Simulations were performed using a TSMC 0.18 ㎛ CMOS process by Cadence tools. Simulation results show that the variation of the output current with respect to the output voltage of the current mirror by the proposed design method is improved more than 20 times.

새로운 전류 감지기를 사용한 일반조명용 고휘도 LED 구동 IC 설계

한석붕(Seok Bung Han),송기남(Ki Nam Song),정상배(Sang Bae Jeong) 제어로봇시스템학회 2010 제어로봇시스템학회 합동학술대회 논문집 Vol.2010 No.6

본 논문에서는 일반조명용으로 사용하는 350mA급 고휘도 LED를 구동할 수 있는 LED 구동 IC를 제안한다 설계한 IC는 평균 LED 전류의 정밀도가 우수하고 간단한 구조의 새로운 전류 감지회로를 사용한다. 특히, 감지 전류 비교기는 하나의 기준 전압과 일반 비교기를 이용하여 구조가 간단하고 전력 소모가 적다, 설계한 IC를 사용한 벅 컨버터는 ±5% 의 LED 전류 리플을 가지고, 평균 LED 전류의 오차율이 최대 2.43%로써 우수하다. 그리고 동작의 신뢰성을 높이기 위해 입력 전압 및 동작 온도에 대한 보호회로를 설계한다. 설계한 LED 구동 IC는 BiCMOS 공정 파라미터를 사용하였고, Spectre(Cadence)를 이용한 시뮬레이션을 통해 전기적 특성을 검증하였다.

출력전류 제어 기능이 향상된 고휘도 LED 구동 IC 설계

송기남,한석붕,Song, Ki-Nam,Han, Seok-Bung 한국전기전자재료학회 2010 전기전자재료학회논문지 Vol.23 No.8

In this paper, High brightness LED (light-emitting diodes) driver IC (integrated circuit) using new current sensing circuit is proposed. This LED driver IC can provide a constant current with high current precision over a wide input voltage range. The proposed current-sensing circuit is composed of a cascode current sensor and a current comparator with only one reference voltage. This IC minimizes the voltage stress of the MOSFET (metal oxide semiconductor field effect transistor) from the maximum input voltage and has low power consumption and chip area by using simple-structured comparator and minimum bias current. To confirm the functioning and characteristics of our proposed LED driver IC, we designed a buck converter. The LED current ripple of the designed IC is in ${\pm}5%$ and a tolerance of the average LED current is lower than 2.43%. This shows much improved feature than the previous method. Also, protections for input voltage and operating temperature are designed to improve the reliability of the designed IC. Designed LED driver IC uses 1.0 ${\mu}m$ X-Fab. BiCMOS process parameters and electrical characteristics and functioning are verified by spectre (Cadence) simulation.

RF 집적회로의 시간영역 테스팅을 위한 사양기반 구간고장모델링

김강철,한석붕,Kim, Kang-Chul,Han, Seok-Bung 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.2

본 논문에서는 RF 집적회로의 설계사양을 시간영역에서 테스팅이 가능한 구간고장모델링 기법을 제안한다. 먼저 구간고장모델을 정의하였고, 정상동작구간을 결정하여 구간고장모델이 될 수 있는 조건을 증명하였다. 그리고 구간고장모델 조건을 5.25 GHz 저잡음 증폭기에 적용하여 능동소자와 수동소자의 강고장과 파라메트릭 고장의 검출이 가능한 9개의 구간고장모델을 모의실험에 의하여 구하였다. 본 논문에서 얻어진 구간고장모델을 기반으로 출력에 나타나는 출력파형의 변화를 시간영역에서 관찰하여 설계사양 테스팅을 수행할 수 있으므로 RF 집적회로의 테스팅 시간과 비용을 줄일 수 있다. This paper proposes a new design specification-based band fault modelling technique that can test design specification in a time domain. The band fault model is defined and the conditions of band fault model are gained as normal operation regions are defined. And the conditions of band fault model are used in a 5.25GHz low noise amplifier, then 9 band fault models that can detect hard and parametric faults of active and passive devices are obtained.

Design of High Performance Full-Swing BiCMOS Logic Circuit

박종열,한석붕,Park, Jong-Ryul,Han, Seok-Bung The Institute of Electronics and Information Engin 1993 전자공학회논문지-B Vol.30 No.1

This paper proposes a High Performance Full-Swing BiCMOS (HiF-BiCMOS) circuit which improves on the conventional BiCMOS circuit. The HiF-BiCMOS circuit has all the merits of the conventional BiCMOS circuit and can realize full-swing logic operation. Especially, the speed of full-swing logic operation is much faster than that of conventional full-swing BiCMOS circuit. And the number of transistors added in the HiF-BiCMOS for full-swing logic operation is constant regardless of the number of logic gate inputs. The HiF-BiCMOS circui has high stability to variation of environment factors such as temperature. Also, it has a preamorphized Si layer was changed into the perfect crystal Si after the RTA. Remarkable scalability for power supply voltage according to the development of VLSI technology. The power dissipation of HiF-BiCMOS is very small and hardly increases about a large fanout. Though the Spice simulation, the validity of the proposed circuit design is proved.

오프셋 전압을 이용한 CMOS 연산증폭기의 테스팅

송근호,김강철,한석붕,Song, Geun-Ho,Kim, Gang-Cheol,Han, Seok-Bung 대한전자공학회 2001 電子工學會論文誌-SD (Semiconductor and devices) Vol.38 No.1

본 논문에서는 아날로그 회로에 존재하는 강고장(hard fault)과 약고장(soft fault)을 검출하기 위한 새로운 테스트 방식을 제안한다. 제안한 테스트 방식은 연산 증폭기의 특성중 하나인 오프셋 전압(offset voltage)을 이용한다. 테스트 시, 테스트 대상 회로(CUT: Circuit Under Test)는 귀환 루프를 가지는 단일 이득 연산 증폭기로 변환된다. 연산 증폭기의 입력이 접지되었을 때, 정상 회로는 작은 오프셋 전압을 가지지만 고장이 존재하는 회로는 큰 오프셋 전압을 가진다. 따라서 오프셋 전압의 허용 오차를 벗어나는 연산증폭기 내에 존재하는 고장들을 검출할 수 있다. 제안한 테스트 방식은 테스트 패턴 없이 단지 입력을 접지시키면 되므로 테스트 패턴을 생성하는 문제를 제거시킬 수 있어 테스트 시간과 비용이 감소한다. HSPICE 모의 실험을 통하여 본 논문에서 제안하는 방식을 단일 연산증폭기와 듀얼 슬롭(dual slope) A/D 변환기에 적용한 결과 높은 고장 검출율(fault coverage)을 얻었다. In this paper, a novel test method is proposed to detect the hard and soft fault in analog circuits. The proposed test method makes use of the offset voltage, which is one of the op-amps characteristics. During the test mode, CUT is modified to unit gain op-amps with feedback loop. When the input of the op-amp is grounded, a good circuit has a small offset voltage, but a faulty circuit has a large offset voltage. Faults in the op-amp which cause the offset voltage exceeding predefined range of tolerance can be detected. In the proposed method, no test vector is required to be applied. Therefore the test vector generation problem is eliminated and the test time and cost is reduced. In this note, the validity of the proposed test method has been verified through the example of the dual slope A/D converter. The HSPICE simulations results affirm that the presented method assures a high fault coverage.

원격 전력제어 및 대기전력 관리 기능을 갖는 새로운 스마트 스위치 설계

이용안,김강철,한석붕,Lee, Yong-An,Kim, Kang-Chul,Han, Seok-Bung 한국정보통신학회 2010 한국정보통신학회논문지 Vol.14 No.10

본 논문에서는 내장형 웹서버를 구현하여 원격지에서 실시간으로 소비전력 및 대기전력을 감시하고 제어할 수 있는 새로운 스마트 스위치를 제안하였다. 제안한 스위치는 상용화된 스마트 미터 제품과 같이 전력을 측정하고, 유. 무선 통신을 통하여 원격지에서 실시간으로 소비전력을 모니터링하고 각 스위치를 온/오프 할 수 있다. 또한, 기존의 절전형 콘덴서와 멀티 탭의 기능인 대기전력, 과전류 및 과부하에 대한 자동 차단 기능을 모두 갖는다. 본 논문에서 설계한 스마트 스위치는 원격 제어 및 모니터링을 위하여 PC를 이용하지 않고 전용의 내장형 웹서버를 구현함으로서 기존의 제품들보다 하드웨어 및 전력소비가 적으며 소형화된 단일제품으로 상용화가 가능하다. In this paper, new smart switch that can monitor and control the power consumption and standby power in real-time by implementing an embedded web-server is proposed. The proposed switch can perform the following functions: measuring the electric power like commercial smart meter product, monitoring the power consumption in real-time in distant places through wire and wireless devices, and finally controlling ON/OFF of each switch. In addition, it also contains auto power-shutoff functions for standy power, overvoltage and overcurrent just like existing power-saving outlet and mulitap. Finally, the proposed smart switch has lower hardware and power consumption than the existing products and can be commercialized as a small-sized product by using exclusive embedded web-server of its own, rather than using PC for monitoring and remote control.

대기모드 기능을 내장한 전원 장치 제어용 PWM IC 설계

박현일,김형우,김기현,서길수,한석붕,Park, Hyun-Il,Kim, Hyoung-Woo,Kim, Ki-Hyun,Seo, Kil-Soo,Han, Seok-Bung 한국전기전자재료학회 2008 전기전자재료학회논문지 Vol.21 No.4

In this paper, we designed the off-line PWM(Pulse width modulation) control IC for flyback type power converter to reduce the standby power consumption. In normal state, this off-line PWM IC generates the output pulse with $40\sim60kHz$ frequency and duty ratio of $20\sim88%$. When SMPS operates in standby mode, this IC generates the output pulse with 33kHz frequency and duty ratio of 1 %. SPICE simulation was performed to verify the standby power consumption of the power converter with designed of-line PWM IC. Power converter with designed off-line PWM IC consumes less than 0.3W when it operates in standby mode condition.

Analysis of the Lorenz Circuit using a 8-bit PIC Microcontroller

AlaaDdin Al-Shidaifat(알라딘),Seok Bung Han(한석붕),Han-Jung Song(송한정) 한국지능시스템학회 2017 한국지능시스템학회논문지 Vol.27 No.4

본 논문에서는 암호통신 응용을 위한 로렌츠 카오스 회로를 8 비트 PIC 마이크로 콘트롤러를 사용하여 설계 및 분석을 하였다. 카오스 신호를 생성하는 대표적인 시스템인 로렌츠 시스템은 3개의 1차 미분 방정식으로 표현되며, 3개의 상태변수를 가진다. 일반적으로 로렌츠 시스템은 곱셈기와 연산증폭기, 저항 및 커패시터 등 여러 개의 수동소자로 이루어지는 아날로그 회로로 구현된다. 본 논문에서 제안하는 회로는, 연산증폭기 기반 아날로그 회로와는 다르게, 8 비트 PIC 마이크로 콘트롤러 칩과 3개 디지털-아날로그 변환기로 이루어진다. 제안하는 마이크로 컨트롤러 기반의 로렌츠시스템의 경우, 3개의 미분방정식은 3개의 차분방정식으로 변환된다. 프로테우스 프로그램을 이용하여 제안하는 회로에 대한 모의실험을 실시하였다. 제안하는 마이크로 콘트롤러 기반 로렌츠 회로에 대하여, 프로테우스 프로그램에 의한 모의실험을 통하여 시간파형, 주파수 특성, 2차원 위상특성 및 3차원 위상특성 해석을 실시하였다. 매개변수 r 의 조건에 따라, 로렌츠 회로의 특성 제어가 가능하며, 최적화 된 r 의 값에서, 카오스 신호가 정상적으로 생성됨을 확인하였다. This works presents an analysis of Lorenz circuit using 8-bit PIC microcontroller. For that purpose, a chaotic oscillator which based on Lorenz system is implemented. The proposed Lorenz circuit consists of a microcontroller unit, DAC stages and three output state (x, y, z). The system is simulated using a Proteus program and shows some electrical characteristics such as time waveforms, frequency spectra, two and three-dimensional phase attractor. Using the variation of control parameter (r), electrical characteristics of the system are controlled towards the initial condition. Finally, the Lorenz circuit provides chaotic behavior and proposed for the secure communication networks application.