개선된 MODL의 IDDQ 테스팅 기법 ( IDDQ testing technique of the Enhanced Multiple Output Domino Logic ( MODL ) )

김강철,이효상,송근호,한석붕 대한전자공학회 1995 대한전자공학회 학술대회 Vol.1995 No.1

ENMODL을 이용한 32 비트 CLA 설계

김강철,이효상,송근호,서정훈,한석붕 한국정보통신학회 1999 한국정보통신학회논문지 Vol.3 No.4

본 논문에서는 기존의 동적 CMOS 논리회로보다 동작속도가 타르고 면적이 작은 새로운 EMMODL (enhanced NORA MODL)의 설계방법을 제시하고, 이를 이용하여 32 비트 CLA(carry lookahead adder)를 구현하였다. 제안된 회로는 MODL(multiple output domino logic)의 출력 인버터를 제거하여 면적을 줄이고 동작속도를 증가시킬 수 있다. 0.8um 이중금속 CMOS 공정으로 구현된 CLA는 시차문제가 발생하지 않았고, 3.9nS 이내에 32 비트 연산이 가능하였다. This paper presents an ENMODL(enhances NORA MODL) circuit and implements a high-speed 32 bit CLA(carry lookahead adder) with the new dynamic logics. The proposed logic can reduce the area and the Propagation delay of carry because output inverters and a clocking PMOS of second stage can be omitted in two-stage MODL(multiple output domino logic) circuits. The 32-bit CLA is implemented with 0.8um double metal CMOS Process and the carry propagation delay of the adder is about 3.9 nS. The ENMODL circuits can improve the performance in the high-speed computing circuits depending on the degree of recurrence.

CMOS 조합회로의 IDDQ 테스트패턴 생성

김강철,송근호,한석붕 한국정보통신학회 1999 한국정보통신학회논문지 Vol.3 No.1

본 논문에서는 새로운 동적 컴팩션(dynamic compaction) 알고리즘을 제안하고 이용하여 CMOS 디지털 회로의 IDDQ 테스트패턴 생성한다. 제안된 알고리즘은 프리미티브 게이트 내부에서 발생하는 GOS, 브리징 고장을 검출할 수 있는 프리미티브 고장패턴을 이용하여 초기 테스트패턴을 구하고, 초기 테스트패턴에 있을 수 있는 don't care(X)의 수를 줄여 테스트 패턴의 수를 감소시킨다. 그리고 난수와 4 가지 제어도(controllability)를 사용하여 백트레이스를 수행시키는 방법을 제안한다. ISCAS-85 벤치마크 회로를 사용하여 모의 실험한 결과 큰 회로에서 기존의 정적 컴팩션 알고리즘에 비하여 45% 이상 테스트패턴 수가 감소함을 확인하였다. This Paper proposes a new compaction algorithm for IDDQ testing in CMOS Circuits. A primary test pattern is generated by the primitive fault pattern which is able to detect GOS(gate-oxide short) and the bridging faults in an internal primitive gate. The new algorithm can reduce the number of the test vectors by decreasing the don't care(X) in the primary test pattern. The controllability of random number is used on processing of the backtrace together four ones of heuristics. The simulation results for the ISCAS-85 benchmark circuits show that the test vector reduction is more than 45% for the large circuits on the average compared to static compaction algorithms.

COMS 회로의 신뢰도 향상을 위한 IDDQ 테스팅 기법

김강철,한철붕 대한전자공학회 1996 전자공학회지 Vol.23 No.4

CMOS VLSI의 IDDQ 테스팅을 위한 ATPG 구현

김강철,류진수,한석붕 대한전자공학회 1996 전자공학회논문지-A Vol.33 No.3

As the density of VLSI increases, the conventional logic testing is not sufficient to completely detect the new faults generated in design and fabrication processing. Recently, IDDQ testing becomes very attractive since it can overcome the limitations of logic testing. In this paper, G-ATPG (gyeongsang automatic test pattern genrator) is designed which is able to be adapted to IDDQ testing for combinational CMOS VLSI. In G-ATPG, stuck-at, transistor stuck-on, GOS (gate oxide short)or bridging faults which can occur within priitive gate or XOR is modelled to primitive fault patterns and the concept of a fault-sensitizing gate is used to simulate only gates that need to sensitize the faulty gate because IDDQ test does not require the process of fault propagation. Primitive fault patterns are graded to reduce CPU time for the gates in a circuit whenever a test pattern is generated. the simulation results in bench mark circuits show that CPU time and fault coverage are enhanced more than the conventional ATPG using IDDQ test.

CMOS VLSI의 IDDQ 테스트세트 간략화에 관한 연구

김강철,송근호,한석봉 진주산업대학교 1996 論文集 Vol.35 No.-

This paper proposes a dynamic compaction algorithm which can detect intra-bridging faults for IDDQ testing in CMOS VLSI. X_gates which have X(don't care) values in the input of the gate may exist in the circuit after a test pattern in chosen. The compaction algorithm assigns the logic value 1 or 0 that can be applied to the primitive fault pattern to X in the X_gate, and it detects all detectable faults for a test pattern. The simulation results in the benchmark circuits show that the fault coverage of this dynamic compaction algorithm is much enhanced compared with the conventional static compaction algorithms, and the resulting test vector reduction is up to 30%.

I²L 공정을 이용한 ROM 설계

김강철 진주산업대학교 1991 論文集 Vol.29 No.-

본 논문에서는 I^2L 공정을 이용하여 새로운 구조의 ROM을 PLA로 구현하였다 I^2 공정에서 사용되는 P^+ diffusion 은 bit 마다 약 40Ω이 되어 base series resistance가 출력 단자 사이에 영향을 미칠 수가 있으나 저항 Ri의 사용으로 negative feedback이 작용하여 Q1과 Q17 사이에 있는 모든 TR에 거의 같은 전류가 흘러 base series resistane가 무시될 수 있도록 PLA를 설계하였다. First Run에서는 I^2L과 ROM 사이에 있는 interface TR에 isolation을 시키지 않아 lateral PNP TR이 발생하여 interface 부분이 제대로 동작하지 못하였다. 그러나 Second Run에서는 interface TR에 isolation을 시킨 결과 lateral PNP TR이 발생하지 않아 원하는 ROM 데이터를 얻을 수 있었다. 본 논문에서 사용된 ROM 구조를 사용할 경우에 bipolar공정을 이용하여 기존에 사용되었던 memory에 비하여 chip area를 상당히 줄일 수 있어 memory와 logic을 하나의 chip에 구현할 수 있을 것이다. 그러나 본 논문에서 사용된 ROM의 출력이 상당히 많아질 경우에는 P^+의 base series resistance가 켜져 각 출력 단자의 전류량이 다르게 될 수 있으므로 여기에 대한 연구가 계속되어야 할 것이다. A novel PLA using I^2L process is implemented which has no isolation area between memory cells. In I^2L process the base series resistance of P^- diffusion, which has 40 sheet resistance by on bit area, has a great effect on the base current of N^+P^+N transistor, but this PLA is designed to neglect the effect of the base series resistance because of the external resistors(Ri) which have negative feedback effects on the ROM output circuits and make constant current flow in the base of N^+P^+N transistor. The bipolar memory and the other bipolar circuit can be implemented in a single chip with this ROM structure.

HARP(High-performance Architecture ) for Risc-type Processor) 의 구조설계

김강철,박종원,이재선,이만재,Kim, Gang-Cheol,Park, Jong-Won,Lee, Jae-Seon,Lee, Man-Jae 한국전자통신연구원 1988 전자통신 Vol.10 No.3

반도체 기술의 급격한 발전으로 마이크로프로세서를 이용하여 수퍼미니급의 컴퓨터를 개발하는 것이 가능하게 되었다. 따라서 프로세서 칩 개발노력이 증대되었으며 컴퓨터 구조 또는 프로세서 구조에 관한 연구도 여러 곳에서 진행되고 있다. 우리나라의 경우 독자적인 명령어를 갖는 컴퓨터를 개발하겠다는 노력은 미미하였으며 외부로 발표된 것은 전무한 상태이다. 본 논문은 한국전자통신연구소에서 개발하고 있는 독자적인 명령어 세트를 가지는 RISC 형태의 32 비트 마이크로프로세서인 HARP의 구조설계에 관한 것으로서 기본구조 설계를 위하여 1980년대 이후에 개발된 RISC 프로세서들에 대한 사례연구를 하였으며, 이를 바탕으로 HARP의 명령어 및 데이터 형식, 레지스터의 구성, 48비트의 가상 어드레스 사용방법, load/store 및 분기 명령어에서 사용되는 어드레싱 모드 그리고 HARP에서 정의한 39개의 명령어들에 대해 기술한다.

불안정 상태를 제거한 NoC용 위상차 클럭 동기회로

김강철,Kim, Kang-Chul 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.6

This paper proposes a metastability-free synchronization method and a mesochronous synchronizer for NoC. It uses the clock transmitted from TX as a strobe and solves the metastability problem by selecting one of rising or falling clock edge depending on the sampling value in RX when the phase difference between clocks is under a metastability window. The logic simulation results show that it works without metastability under $0^{\circ}{\sim}360^{\circ}$ phase difference in the synchronizer that a fault is inserted. The mesochronous synchronizer has a simple control logic and is suitable for NoC. 본 논문에서는 미래의 온칩통신 구조로 각광받고 있는 NoC의 GALS 클럭 구조에서 불안정 상태를 제거하기 위한 위상차 동기방법과 위상차 동기회로를 제안한다. 제안된 방법은 송신부의 클럭을 입력 스트로브 신호로 사용하고, 송수신부 클럭의 위상차가 불안정 상태 영역에 존재하더라도 샘플링 결과 값에 따라 클럭의 상승 모서리 또는 하강 모서리 중의 하나를 선택하여 불안정 상태를 피할 수 있다. 고장을 삽입한 로직 시물레이션을 통하여 $0^{\circ}{\sim}360^{\circ}$ 위상차에서 불안정 상태에 관계없이 위상차 클럭 동기회로가 잘 동작함을 확인하였다. 그리고 제안된 위상차 클럭 동기회로는 위상 검출기가 필요하지 않아 제어가 간단하며, 모든 회로가 디지털 회로로 구성되어 NoC의 클럭 동기회로에 적합하다.

RF 집적회로의 시간영역 테스팅을 위한 사양기반 구간고장모델링

김강철,한석붕,Kim, Kang-Chul,Han, Seok-Bung 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.2

본 논문에서는 RF 집적회로의 설계사양을 시간영역에서 테스팅이 가능한 구간고장모델링 기법을 제안한다. 먼저 구간고장모델을 정의하였고, 정상동작구간을 결정하여 구간고장모델이 될 수 있는 조건을 증명하였다. 그리고 구간고장모델 조건을 5.25 GHz 저잡음 증폭기에 적용하여 능동소자와 수동소자의 강고장과 파라메트릭 고장의 검출이 가능한 9개의 구간고장모델을 모의실험에 의하여 구하였다. 본 논문에서 얻어진 구간고장모델을 기반으로 출력에 나타나는 출력파형의 변화를 시간영역에서 관찰하여 설계사양 테스팅을 수행할 수 있으므로 RF 집적회로의 테스팅 시간과 비용을 줄일 수 있다. This paper proposes a new design specification-based band fault modelling technique that can test design specification in a time domain. The band fault model is defined and the conditions of band fault model are gained as normal operation regions are defined. And the conditions of band fault model are used in a 5.25GHz low noise amplifier, then 9 band fault models that can detect hard and parametric faults of active and passive devices are obtained.