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Control Volume Formulation Method를 사용한 GaAs MESFET의 2차원 수치해석
손상희,박광민,박형무,김한구,김형래,박장우,곽계달,Son, Sang-Hee,Park, Kwang-Mean,Park, Hyung-Moo,Kim, Han-Gu,Kim, Hyeong-Rae,Park, Jang-Woo,Kwack, Kae-Dal 대한전자공학회 1989 전자공학회논문지 Vol. No.
In this paper, two-dimensional numerical simulation of GaAs MESFFT with 0.7${\mu}m$ gate length is perfomed. Drift-diffusion model which consider that mobility is a function of local electric field, is used. As a discretization method, instead of FDM (finite difference method) and FEM (finite element method), the Control-Volume Formulation (CVF) is used and as a numerical scheme current hybrid scheme or upwind scheme is replaced by power-law scheme which is very approximate to exponential scheme. In the process of numerical analysis, Peclet number which represents the velocity ratio of drift and diffusion, is introduced. And using this concept a current equation which consider numerical scheme at the interface of control volume, is proposed. The I-V characteristics using the model and numerical method has a good agreement with that of previous paper by others. Therefore, it is confined that it may be useful as a simulator for GaAs MESFET. Besides I-V characteristics, the mechanism of both velocity saturation in drift-diffusion model is described from the view of velocity and electric field distribution at the bottom of the channel. In addition, the relationship between the mechanism and position of dipole and drain current, are described. 본 논문에서는 게이트의 길이가 0.7${\mu}m$인 n형 GaAs MESFET를 2차원적으로 수치 해석하였으며, 이동도를 국부 전계의 함수로 취하는 드리프트 -확산 모델을 사용하였다. 이산화 방법으로는 종래에 사용되던 FDM(finite difference method), FEM(finite element method)을 사용치 아낳고 Control-Volume Formulation을 사용하였으며, numerical scheme으로는 기존의 hybrid scheme이나 upwind scheme 대신에 exponential scheme과 거의 근사한 power-law scheme을 사용하였다. 이때 드리프트 속도와 확산 속도의 비율을 나타내는 Peclet number의 개념을 사용하였으며, 이 개념을 사용하여 control volume의 경계에서 numerical scheme을 고려한 전류식을 제안하였다. 앞에서 고려한 모델들과 수치해석 방법을 사용하여 시뮬레이션한 I-V 특성은 기존 노문의 결과와 일치하였다. 따라서 본 논문의 결과가 GaAs MESFET를 위한 유용한 2차원 시뮬레이터가 될 수 있음을 확인하였다. 또한 I-V 특성외에 채널 밑바닥에서이 속도 및 전계 분포를 통해 드리프트-확산 모델을 고려한 경우에 발생하는 속도 포화의 메카니즘을 제시했고, Dipole의 발생위치 및 발생 원인과 드레인 전류와의 관계 등에 대해서도 제시했다.
저전압동작에 적절한 SOI-like-bulk CMOS 구조에 관한 연구
손상희,진태,Son, Sang-Hee,Jin, Tae 한국전기전자재료학회 1998 전기전자재료학회논문지 Vol.11 No.6
SOI-like-bulk CMOS device is proposed, which having the advantages of SOI(Silicon On Insulator) and protects short channel effects efficiently with adding partial epitaxial process at standard CMOS process. SOI-like-bulk NMOS and PMOS with 0.25${\mu}{\textrm}{m}$ gate length have designed and optimized through analyzing the characteristics of these devices and applying again to the design of processes. The threshold voltages of the designed NMOS and PMOS are 0.3[V], -0.35[V] respectively and those have shown the stable characteristics under 1.5[V] gate and drain voltages. The leakage current of typical bulk-CMOS increase with shortening the channel length, but the proposed structures on this a study reduce the leakage current and improve the subthreshold characteristics at the same time. In addition, subthreshold swing value, S is 70.91[mV/decade] in SOI-like-bulk NMOS and 63.37[mV/ decade] SOI-like-bulk PMOS. And the characteristics of SOI-like-bulk CMOS are better than those of standard bulk CMOS. To validate the circuit application, CMOS inverter circuit has designed and transient & DC transfer characteristics are analyzed with mixed mode simulation.
Ion-Implanted E-IGFET의 Doping Profile과 Threshold 전압과의 관계에 관한 연구(I)
손상희,오응기,곽계달,Son, Sang-Hui,O, Eung-Gi,Gwak, Gye-Dal 대한전자공학회 1984 전자공학회지 Vol.21 No.4
이온주입형 E-IGFET에서 이온주입층내 불순물 profile을 임의의 형태로 가정하였으며, 가정한 불순물 profile을 이용하여 threshold 전압에 대한 간단한 model을 유도하였다. 유도한 model을 이용하여 Gaus-sian-profile일 때의 threshold 전압치를 구하였고, 실제의 측정 data와 비교하였을 때 일치함을 확인할 수 있었다. 더불어, box-profile일 때의 threshold 전압치의 오차를 계산해 보았다. 또한, substrate-bias에 의한 threshold 전압의 변화를 simulation하였으며. 계산과정에서 이온주입층의 깊이 D를 구하는 새로운 방법을 제시하였다. A simple model for the impurity profile in an ion-implanted channel layer of an enhancement type IGFET is assumed and a simple expression for the threshold voltage derived by using the assumed impurity profile is analyzed in detail. Also, this simple model is applied to simulating the substrate bias dependence of its threshold voltage. Excellent agreement is obtained between theory and experiment on n-channel devices. The error range of threshold voltage between gaussian-profile and box-profile is calculated in this paper and a new method of calculating the depth of ion-implanted Baler D is also introduced.
Ion-Implanted short Channel E-IGFET의 Threshold 전압과 I-V특성에 관한 연구(II)
손상희,김홍배,곽계달,Son, Sang-Hui,Kim, Hong-Bae,Gwak, Gye-Dal 대한전자공학회 1985 전자공학회지 Vol.22 No.4
Ion-implanted E-IGFET의 도핑 profile을 임의로 가정하여 threshold 전압을 구하였고. short-channoel에 적용할 때 correction factor K의 개념을 사용하였다. Threshold전압의 이론치는 실험치와 잘 일치하였고, 또한 I-V특성도 실험치와 잘 일치하였다. 아울러 이 program을 package화 하여 실용화시켰다. A simple model for the impurity profile in an ion-implanted channel layer of an enhance-ment type IGFET is assumed and a simple expression for the threshold voltage is derived by the assumed impurity profile. In application, the concept of correction factor K is used and the value of threshold voltage is well agreed with experimental value. Also, 1-V character-istics curve is well agreed with experimental value. In addition, this program is packaged and is utilized.
대형 TFT-LCD TV에 적용 가능한 Source Driver IC 감마보정전압 구동용 앰프설계에 관한 연구
손상희(Son, Sang-Hee) 한국전기전자학회 2010 전기전자학회논문지 Vol.14 No.2
대형 TFT LCD 판넬의 감마보정전압을 구동하기 위한 레일-투-레일 고전압 CMOS 완충 증폭기를 제안하였다. 이 회로는 단일 전압하에서 동작하고 18V 전압원에서 0.5mA 의 전류소비특성을 나타내며 8비트/10비트 고해상도 TFT LCD 판넬의 감마보정 전압 구동을 위하여 설계하였다. 이 회로는 높은 slew rate, 0.5mA의 정적 전류특성을 나타내며 1k의 저항성/용량성 부하구동 능력을 가지고 있다. 또한 넓은 출력 공급범위를 지니며, 5mA의 출력 정전류를 내보낼 경우 50mV미만의 옵셋전압 특성을 가진다. 또한, 용량성 부하 구동시 입력기준 옵셋전압이 2.5mV 미만인 좋은 특성을 나타낸다. 본 논문에서는 넓은 스윙입력범위와 출력 동작 범위을 얻기 위해 전류미러형 n-채널 차동증폭기, p-채널 차동증폭기, AB-급 푸쉬-풀 출력단, 히스테리시스 비교기를 사용한 입력레벨 검출기 등을 사용하였다. 제안된 회로는 고전압 디스플레이 구동 IC에 사용하기 위해 0.18um 18V 고전압 CMOS 공정기술에 의해 제작되었다. 제안된 회로는 8~18V의 공급 전압 범위에서 동작한다. A CMOS rail-to-rail high voltage buffer amplifier is proposed to drive the gamma correction reference voltage of large TFT LCD panels. It is operating by a single supply and only shows current consumption of 0.5mA at 18V power supply voltage. The circuit is designed to drive the gamma correction voltage of 8-bit or 10-bit high resolution TFT LCD panels. The buffer has high slew rate, 0.5mA static current and 1k resistive and capacitive load driving capability. Also, it offers wide supply range, offset voltages below 50mV at 5mA constant output current, and below 2.5mV input referred offset voltage. To achieve wide-swing input and output dynamic range, current mirrored n-channel differential amplifier, p-channel differential amplifier, a class-AB push-pull output stage and a input level detector using hysteresis comparator are applied. The proposed circuit is realized in a high voltage 0.18um 18V CMOS process technology for display driver IC. The circuit operates at supply voltages from 8V to 18V.