확장성에 유리한 병렬 알고리즘 방식에 기반한 $GF(2^m)$나눗셈기의 VLSI 설계

문상국,Moon San-Gook 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.3

본 연구에서 제안한 유한체 나눗셈기는 기존에 존재하는 알고리즘을 개선하여 병렬 처리가 가능하도록 개선하였고, 이를 위하여 n bit look-up table 참조 방식을 도입하여 division당 2m/n cycle의 연산 처리량을 가질 때, n의 증가에 따른 회로 면적의 증가, 동작 주파수의 감소가 적어지게 된다. 이에 따라, 높은 연산 처리량과 적은 회로 면적이라는 두 가지 목표를 모두 달성할 수 있는 나눗셈기의 구현이 가능해졌다. 이를 바탕으로, Reed-Solomon Code와 ECC (Elliptic Curve Cryptography) 암호화 알고리즘 등, 통신의 오류 정정 부호 분야와 암호화 분야에서 자주 응용되는 Galois Field에서의 나눗셈 연산을 수행하는 $GF(2^m)$ 나눗셈기를 VHDL을 이용하여 설계하고 FPGA에 구현하여 기능을 검증하였다. 제안된 나눗셈기는 m=4, n=2의 경우에 대해 설계, 검증을 수행하였다. 회로의 구현은 Altera의 10만 게이트 급 FPGA EP20K30ETC144-1 Chip을 이용하여 77Mhz의 최대 동작 주파수상에서의 동작을 검증하였다. In this contribution, we developed and improved an existing GF (Galois field) dividing algorithm by suggesting a novel architecture for a finite field divider, which is frequently required for the error correction applications and the security-related applications such as the Reed-Solomon code, elliptic curve encryption/ decryption, is proposed. We utilized the VHDL language to verify the design methodology, and implemented the architecture on an FPGA chip. We suggested the n-bit lookup table method to obtain the throughput of 2m/n cycles, where m is the order of the division polynomial and n is the number of the most significant lookup-bits. By doing this, we extracted the advantages in achieving both high-throughput and less cost of the gate areaon the chip. A pilot FPGA chip was implemented with the case of m=4, n=2. We successfully utilized the Altera's EP20K30ETC144-1 to exhibit the maximum operating clock frequency of 77 MHz.

미디어의 정보구조에 따른 웹사이트 광고와 포털 뉴스사이트에서의 정보처리 차이 연구

문상국,송하연 한국방송학회 2022 한국방송학회 학술대회 논문집 Vol.2022 No.4

RSA 암호화 프로세서에 최적화한 32비트 곱셈기 설계

문상국,Moon, Sang-Ook 한국정보통신학회 2009 한국정보통신학회논문지 Vol.13 No.1

1024비트 이상의 고비도 RSA 프로세서에서는 몽고메리 알고리즘을 효율적으로 처리하기 위하여 전체 키 스트림을 정해진 블록 단위로 처리한다. 본 논문에서는 기본 워드를 128비트로 하고 곱셈 결과의 누적기로는 256비트의 레지스터를 사용하는 타겟 RSA 프로세서에서, 128 비트 곱셈을 효율적으로 수행하기 위하여 실험을 통하여 최적화한 32비트 *32비트 곱셈기를 설계하고 검증하였다. 본 논문에서 설계한 곱셈기는 128비트 곱셈에 필요한 누적곱셈을 효율적으로 구현하는 데 필수적인 연산모듈이 된다. 구현된 곱셈기는 자동으로 합성 하였고, 기준이 되는 RSA 프로세서의 동작 주파수에서 정상적으로 동작하였다. RSA cryptoprocessors equipped with more than 1024 bits of key space handle the entire key stream in units of blocks. The RSA processor which will be the target design in this paper defines the length of the basic word as 128 bits, and uses an 256-bits register as the accumulator. For efficient execution of 128-bit multiplication, 32b*32b multiplier was designed and adopted and the results are stored in 8 separate 128-bit registers according to the status flag. In this paper, a fast 32bit modular multiplier which is required to execute 128-bit MAC (multiplication and accumulation) operation is proposed. The proposed architecture prototype of the multiplier unit was automatically synthesized, and successfully operated at the frequency in the target RSA processor.

Polynomial basis 방식의 3배속 직렬 유한체 곱셈기

문상국,Moon, Sang-Ook 한국정보통신학회 2006 한국정보통신학회논문지 Vol.10 No.2

정보 보호 응용에 새로운 이슈가 되고 있는 ECC 공개키 암호 알고리즘은 유한체 차원에서의 효율적인 연산처리가 중요하다. 직렬 유한체 곱셈기의 근간은 Mastrovito의 직렬 곱셈기에서 유래한다. 본 논문에서는 polynomial basis 방식을 적용하고 식을 유도하여 Mastrovito의 직렬 유한체 곱셈방식의 3배 성능을 보이는 유한체 곱셈기를 제안하고, HDL로 기술하여 기능을 검증하고 성능을 평가한다. 설계된 3배속 직렬 유한체 곱셈기는 부분합을 생성하는 회로의 추가만으로 기존 직렬 곱셈기의 3배의 성능을 보여주었다. 비도 높은 암호용으로 연구된 유한체 곱셈 연산기는 크게 직렬 유한체 곱셈기, 배열 유한체 곱셈기, 하이브리드 유한체 곱셈기으로 분류되어 왔다. 본 논문에서는 Mastrovito의 곱셈기의 구조를 기본으로 하고, 수식적으로 공통인수를 끌어내어 후처리하는 기법을 유도하여 적용한다. 제안한 방식으로 설계한 새로운 유한체 곱셈기는 HDL로 구현하여 소프트웨어 측면 뿐 아니라 하드웨어 측면에서도 그 기능과 성능을 검증하였다. Efficient finite field operation in the elliptic curve (EC) public key cryptography algorithm, which attracts much of latest issues in the applications in information security, is very important. Traditional serial finite multipliers root from Mastrovito's serial multiplication architecture. In this paper, we adopt the polynomial basis and propose a new finite field multiplier, inducing numerical expressions which can be applied to exhibit 3 times as much performance as the Mastrovito's. We described the proposed multiplier with HDL to verify and evaluate as a proper hardware IP. HDL-implemented serial GF (Galois field) multiplier showed 3 times as fast speed as the traditional serial multiplier's adding only partial-sum block in the hardware. So far, there have been grossly 3 types of studies on GF($2^m$) multiplier architecture, such as serial multiplication, array multiplication, and hybrid multiplication. In this paper, we propose a novel approach on developing serial multiplier architecture based on Mastrovito's, by modifying the numerical formula of the polynomial-basis serial multiplication. The proposed multiplier architecture was described and implemented in HDL so that the novel architecture was simulated and verified in the level of hardware as well as software.

로우엔드 클러스터 센서 네트워크에서 위치 측정을 위한 지지 벡터 머신

문상국,Moon, Sangook 한국정보통신학회 2014 한국정보통신학회논문지 Vol.18 No.12

최근 기계학습 방법을 도입하여 센서 노드에 대한 위치를 파악하는 방법이 관심을 받고 있다. 많은 기계학습 알고리즘 중, 지지벡터머신은 프로그래밍 언어로 구현하기 간편하고, 병렬로 수행이 가능하다. 라즈베리파이는 작고 기능이 많아 센서 노드로 사용 시 인터넷 프로토콜을 사용하는 하둡 네트워크 클러스터 구성이 가능하다. 본 논문에서는 파이썬 프로그래밍 언어로 지지벡터머신을 구현하고, 5대의 라즈베리파이를 사용하여 실험적인 하둡 센서 네트워크와 5개의 노드를 가진 맵리듀스 하둡 소프트웨어 프레임워크를 구성하였다. 실험에서 우리는 다양한 파라미터를 변경해가면서 센서 네트워크를 구성하여 효율성, 자원분배, 처리속도를 비교하였다. 라즈베리파이의 컴퓨팅 파워와 메모리 용량은 부족했지만, 센서 클러스터의 노드 멤버의 역할을 충분히 수행하였고, 지지벡터머신 기계학습을 사용하여 센서 노드의 위치측정을 성공적으로 수행하였다. Localization of a sensor network node using machine learning has been recently studied. It is easy for Support vector machines algorithm to implement in high level language enabling parallelism. Raspberrypi is a linux system which can be used as a sensor node. Pi can be used to construct IP based Hadoop clusters. In this paper, we realized Support vector machine using python language and built a sensor network cluster with 5 Pi's. We also established a Hadoop software framework to employ MapReduce mechanism. In our experiment, we implemented the test sensor network with a variety of parameters and examined based on proficiency, resource evaluation, and processing time. The experimentation showed that with more execution power and memory volume, Pi could be appropriate for a member node of the cluster, accomplishing precise classification for sensor localization using machine learning.

공학인증 관련 지방 사립 대학교 공학 교육 현황 조사와 분석

문상국 사단법인 인문사회과학기술융합학회 2016 예술인문사회융합멀티미디어논문지 Vol.6 No.1

In recent years, most domestic colleges of engineering are continuously trying to enhance the quality of education in engineering so as to meet the international requirement of education standards of this era. In consequence, the colleges are willing to acquire the accreditation of education by the ABEEK (Accreditation Board for Engineering Education of Korea) so that they can find the right way for the education of engineering and establish concrete educational programs in engineering. In this contribution, we exemplify a case of the College of Engineering in Mokwon University to survey and analyze the current state of education in engineering. We adopt the AS-IS and TO-BE analysis model to assess the system and try to figure out the right way for custom-designed education. The analysis helps understanding of the current situation of local private universities and consequently be used as important data for acquiring the engineering accreditation for global standard. 최근 수년간 국내 공과대학에서는 21세기 지식 정보화, 세계화 시대에서 대외적인 경쟁력을 갖고 능동적으로 대처함으로써 지속적 국가발전의 주축이 될 고급 인력을 배출하기 위하여 공학교육의 수준을 국제적인 기준에 뒤지지 않도록 향상시켜야 하는 시대적 요구에 부응하여, 이러한 상황을 능동적으로 대처하고 지속적으로 공학교육 수준의 질을 국제적 기준에 맞추기 위해 계속적으로 노력하고 있다. 이에 공학교육인증제(ABEEK)를 시행함에 있어 공학교육의 나아갈 방향을 모색하고 구체적인 공학교육과정을 정립하는 것과 관련하여 공학적 관점 뿐 아니라 학제적 관점을 접목시키는 이론적, 경험적 연구 활동들을 수행하고 있다. 본 연구에서는 목원대학교 공과대학의 예를 들어 공학인증을 대비한 지방 사립대학교 공학교육의 현황을 AS-IS 와 TO-BE 모델 기법을 적용하여 조사하고 분석하였다. 제안된 분석은 지방 사립대학교의 현황을 현실적으로 파악하도록 하고, 성공적인 공학인증을 받을 수 있는 자료가 된다.

공통인수 후처리 방식에 기반한 고속 유한체 곱셈기

문상국 한국정보통신학회 2004 한국정보통신학회논문지 Vol.8 No.6

비도 높은 암호용으로 연구된 유한체 곱셈 연산기는 크게 직렬 유한체 곱셈기, 배열 유한체 곱셈기, 하이브리드 유한체 곱셈기으로 분류되어 왔다. 직렬 유한체 곱셈기는 마스트로비토 (Mastrovito) (1)에 의하여 제안되어 유한체 곱셈기의 가장 기본적인 구조로 자리잡아 왔고, 이를 병렬로 처리하기 위해 m 배의 자원을 투자하여 m 배의 속도를 얻어낸 결과가 2차원 배열 유한체 곱셈기이며 (2), 이들 기존 방식의 장점만을 취하여 제안된 방식이 1999년 Paar에 의해 제안된 하이브리드 (hybrid) 곱셈기이다 (3). 반면 이 하이브리드 곱셈기는 사용 가능한 유한체로서 유한체의 차수를 합성수로 사용해야 한다는 제약이 따른다. 본 논문에서는 마스트로비토의 곱셈기의 구조를 기본으로 하고, 수식적으로 공통인수를 끌어내어 후처리하는 기법을 유도하여 적용한다. 제안한 방식으로 설계한 새로운 유한체 곱셈기는 HDL로 구현하여 소프트웨어 측면 뿐 아니라 하드웨어 측면에서도 그 기능과 성능을 검증하였다. 제안된 방식에서 직렬 다항 기준식 (polynomial)을 t (t는 1보다 큰 양의 정수) 부분으로 나누어 적용하였을 경우 곱셈기는 t 배의 속도 향상을 보일 수 있다. So far, there have been grossly 3 types of studies on GF(2m) multiplier architecture, such as serial multiplication, array multiplication, and hybrid multiplication. Serial multiplication method was first suggested by Mastrovito (1), to be known as the basic CF(2m) multiplication architecture, and this method was adopted in the array multiplier (2), consuming m times as much resource in parallel to extract m times of speed. In 1999, Paar studied further to get the benefit of both architecture, presenting the hybrid multiplication architecture (3). However, the hybrid architecture has defect that only complex ordo. of finite field should be used. In this paper, we propose a novel approach on developing serial multiplier architecture based on Mastrovito's, by modifying the numerical formula of the polynomial-basis serial multiplication. The proposed multiplier architecture was described and implemented in HDL so that the novel architecture was simulated and verified in the level of hardware as well as software. The implemented GF(2m) multiplier shows t times as fast as the traditional one, if we modularized the numerical expression by t number of parts.

64비트 4-way 수퍼스칼라 마이크로프로세서의 효율적인 분기 예측을 수행하는 프리페치 구조

문상국,문병인,이용환,이용석 한국통신학회 2000 韓國通信學會論文誌 Vol.25 No.11

본 논문에서는 명령어의 효율적인 페치를 위해 분기 타겟 주소 전체를 사용하지 않고 캐쉬 메모리(cache memory) 내의 적은 비트 수로 인덱싱 하여 한 클럭 사이클 안에 최대 4개의 명령어를 다음 파이프라인으로 보내줄 수 있는 방법을 제시한다. 본 프리페치 유닛은 크게 나누어 3개의 영역으로 나눌 수 있는데, 분기에 관련하여 미리 부분적으로 명령어를 디코드 하는 프리디코드(predecode) 블록, 타겟 주소(NTA : Next Target Address) 테이블 영역을 추가시킨 명령어 캐쉬(instruction cache) 블록, 전체 유닛을 제어하고 가상 주소를 관리하는 프리페치(prefetch) 블록으로 나누어진다. 사용된 명령어들은 SPARC(Scalable Processor ARChitecture) V9에 기준 하였고 구현은 Verilog-HDL(Hardwave Description Language)을 사용하여 기능 수준으로 기술되고 검증되었다. 구현된 프리페치 유닛은 명령어 흐름에 분기가 존재하더라도 단일 사이클 안에 4개까지의 명령어들을 정확한 예측 하에 다음 파이프라인으로 보내줄 수 있다. 또한 NTA를 사용한 방법은 같은 수의 레지스터 비트를 사용하였을 때 BTB(Branch Target Buffer)를 사용하는 방법과 비교하여 2배정도 많은 개수의 분기 명령 주소를 저장할 수 있는 장점이 있다.

풀커스텀(full-custom)방식의 17x-17b 곱셈기의 설계와 효율적인 테스트

문상국,문병인,이용석 한국통신학회 2001 韓國通信學會論文誌 Vol.26 No.3

본 논문에서는 두 개의 17비트 오퍼랜드를 radix-4 Booths 알고리즘을 이용하여 곱셈 연산을 수행하는 곱셈기를 설계하고 효율적인 풀커스팀 디자인에 대한 테스트 방법을 제안하였다. 클럭 속도를 빠르게 하기 위하여 2단파이프라인 구조로 설계하고 규칙적인 레이아웃을 위해 4:2 CSA(Carry Save Adder)를 사용하였다. 회로는 LG 반도체의 0.6-um 3-Metal N-well CMOS 공정을 사용하여 칩으로 제작되었다. 새로운 개념의 모듈레벨 고착 고장 모델을 제안하였고 제안한 테스트 방법을 사용하여 관찰해야 하는 노드의 수를 약 88% 줄여 효율적인 고장 시뮬레이션을 수행하였다. 설계된 곱셈기는 9115개의 트랜지스터로 구성되며 코어 부분의 레이아웃 면적은 약 1135*1545 um2 이다. 제작된 칩은 전원접압 5V에서 약 24MHz의 클럭 주파수로 동작한다.

무선 통신 기술의 산업기기 응용에 대한 고찰

문상국,Moon, Sang-Gook 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.1

노트북, 휴대 전화기, PDA 등의 개인용 휴대기기가 무선 네트워크와 더불어 발전하면서 더더욱 크고 강력한 시장을 형성하고 있다. 이와 더불어, 무선 네트워크간의 원활한 통신을 위하여, 각 응용 분야에 따라 학계에서의 적절한 표준 그룹이 완성 되 고 계속 발전되고 있다. 만일, 이 성숙된 무선 네트워크 기술이 산업 공장 단지의 기기들에 적용될 수 있다면, 케이블로 인한 공간 문제 해결, 기기 콘트롤러의 단순화 등 적용할 수 있는 장점이 무궁무진하다 할 것이다. 본 논문에서는 무선 채널과 무선 송수신기의 특성을 분석하고, 채널 속성에 영향을 받는 요인들을 파악하여 산업 무선기기간의 실시간 처리에 문제가 될 수 있는 이슈와 필드버스 통신의 근원적인 문제점에 대해서 분석한다. With the success of wireless technologies in consumer electronics, standard wireless technologies are envisioned for the deployment in industrial environments as well. Industrial applications involving mobile subsystems or just the desire to save cabling make wireless technologies attractive. Nevertheless, these applications often have stringent requirements on reliability and timing. In wired environments, timing and reliability are well catered for by fieldbus systems. When wireless links are included, reliability and timing requirements are significantly more difficult to meet, due to the adverse properties of the radio channels. In this paper, we thus discuss some key issues coming up in wireless fieldbus and wireless industrial communication systems.