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레지스터 전송 수준에서의 VHDL 순서문 합성에 관한 연구
현민호,황선영 대한전자공학회 1994 전자공학회논문지-A Vol.31 No.5
This paper Presents an algorithm for synthesis of sequential statements described at RT level VHDL. The proposed algorithm transforms sequential statements in VHDL into data-flow description consisting of concurrent statements by local and global dependency analysis and output dependency elimination. Transformation into concurrent statements makes it possible to reduce the cost of the synthesized hardwares, thus to get optimal synthesis results that will befit the designer 's intention. This algorithm has been implemented on VSYN and experimental results show that more compact gate-level hardwares are generated compared with Power View system from ViewLogic and Design Analyzer from Synopsys.
현민호,이석근,박창욱,황선영 한국통신학회 1997 韓國通信學會論文誌 Vol.22 No.3
This paper presents the prototype design of hardware/software cosynthesis system for pipelined application-specific instruction processors. Taking application programs in VHDL as inputs, the proposed system generates a pipelined instruction-set processor and the instruction sequences running on the generated machine. The design space of datapath and controller is defined by the architectural templates embedded in the system. Generating the intyermediate code adequate for parallelism analysis and extraction, the system converts it into assembly codes. Experimental results show the effectiveness of the proposed system.
현민호(M H Hyun),이봉선(B S. Lee),오대일(D I Oh),황선영(S Y Hwang) 한국정보과학회 1990 한국정보과학회 학술발표논문집 Vol.17 No.2
본 논문에서는 VHDL Silicon Compiler 설계환경에서 VHDL description에서의 dependency 분석과 중간 형태인 control/data flow graph (C/DFG)를 생성하는 과정에 대해 기술한다. C/DFG는 datapath 합성과 시뮬레이션 수행에 필요한 모든 정보를 유지하고 있다. VHDL 내의 순서문 (sequential statement)에서의 병렬성과 연산자 사이의 dependency를 검출하기 위해 dependency 분석 과정을 수행하였으며, 생성된 dependency 그래프로 부터 C/DFG를 생성하였다.
VSYN : 레지스터 트랜스퍼 수준 VHDL의 합성 시스템
현민호(M. H. Hyun),오대일(D I Oh),황선영(S Y Hwang) 한국정보과학회 1991 한국정보과학회 학술발표논문집 Vol.18 No.1
본 논문에서는 VHDL 설계환경 구축의 한 부분으로 하드웨어의 자동생성으로 설계의 효율을 향상시키기 위하여 레지스터 트랜스퍼 수준의 VHDL 코드로 부터 게이트 수준의 하드웨어 구조를 논리식의 형태로 생성하는 레지스터 트랜스퍼 수준 VHDL 합성 시스템의 구현에 대하여 기술한다. VHDL 기술로 부터 구성된 D/DFG을 레지스터 트랜스퍼 수준에서 합성 가능한 구조로 변환한 뒤 레지스터 및 multiplexer 추출 기법등을 통하여 최종적인 게이트 수준의 회로를 생성하였다.
현민호(M. H. Hyun),황선영(S. Y. Hwang) 한국정보과학회 1993 한국정보과학회 학술발표논문집 Vol.20 No.2
본 논문은 레지스터 전송 수준으로 기술된 VHDL 순서문의 합성을 지원하기 위한 연구와 레지스터 전송 수준 VHDL 합성 시스템인 VSYN의 설계에 대해 기술한다. VSYN은 VHDL의 순서문에 대하여 지역 및 전역적 의존성 분석과 출력 의존성 제거 과정을 수행함으로 순서문으로 이루어진 해위 기술을 단일 지정 법칙이 적용되는 병행문 형태의 데이타 흐름 기술로 변환한 뒤 게이트 수준의 실제 하드웨어로 합성한다. 병행문으로의 변환은 순서문으로 기술된 레지스터 전송 수준의 하드웨어 구조를 동기 회로로 합성함으로 발생하는 하드웨어 코스트의 증가를 방지하고 설계자의 의도에 알맞는 최적화된 합성 결과의 생성을 가능하게 한다. 실험 결과는 VSYN이 ViewLogic의 PowerView에 비하여 보다 향상된 게이트 수준 하드웨어를 합성함을 보여준다.
VHDL의 계층적 설계를 위한 컴포넌트 라이브러리에 관한 연구
임완수(W S Lim),현민호(M H Hyun),황선영(S Y Hwang) 한국정보과학회 1992 한국정보과학회 학술발표논문집 Vol.19 No.2
본 논문에서는 VHDL의 계층적 설계를 위해 주어진 제약 조건에 따라 컴포넌트를 제공하는 컴포넌트 라이브러리에 대해 기술한다. 컴포넌트 라이브러리는 컴포넌트 데이타베이스상에서 ASCII 중간 형태로 저장되어 있는, 레지스터 전송 수준 VHDL 기술의 기술 독립적인 각 컴포넌트에 대한 attribute 정보를 가지고 있으며 컴포넌트 서버를 통해 상위수준 합성 시스템으로 컴포넌트의 attribute 정보를 제공한다.