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        • KCI등재

          Poly-jog을 사용한 그리디 스위치박스 배선기

          이철동,정정화,Lee, Chul-Dong,Chong, Jong-Wha 대한전자공학회 1989 전자공학회논문지 Vol. No.

          본 논문에서 제안하는 switch-box 배선기는 greedy poly-jog 배선기와 via 최소화기로 나누어진다. Greedy poly-jog 배선기는 Luk의 greedy swich-box 배선 알고리듬을 기본으로 하며, 수평track에 metal을 수직track에 poly-silicon을 배선하는 제한을 완화하여 필요한 경우에는 수평 track에 poly-silicon을 배선함으로써 배선영역의 수평track을 증가시키지 않고 배선할 수 있다. Via 최소화기는 배선된 wire의 각 corner를 펴거나 wire 선분을 평행이동하거나 metal을 poly-silicon 및 poly-silicon을 metal로 바꿈으로써 via와 배선길이를 줄이는 과정을 수행한다. 본 배선기는 column 방향으로 배선영역을 scan함으로써 배선을 완료하며, 시간복잡도는 O(M(N+ Nnet)) 이다. 여기서, M, N, Nnet은 각각 배선 column의 수, 배선 row의 수, net의 수이다. This paper proposes an efficient switch-box router which consists of two parts ; greedy poly-jog router and via minimizer. The greedy switch-box router of Luk, routes not only metal wires at horizontal tracks and poly-silicon wires at vertical tracks but also poly-siliocon wires ar horizontal tracks if necessary. The via minimizer reduces the number of vias and the wire length by fipping of each corner, parallel moving of wire segment, transformation metal into poly-silicon, and transformation poly-silicon into metal. The result is generated through the column-wise scan across the routing region. The expected time complexity is O(M(Nnet)). Where M, N, and Nnet are respectively the number of columns, rows, and nets in the routing region.

        • Poly - jog을 사용한 그리드 스위치 박스 배선기

          이철동(Chul-Dong Lee),정정화(Chong-Wha Chong) 한국정보과학회 1988 한국정보과학회 학술발표논문집 Vol.15 No.2

          본 연구에서는 Luk의 greedy switch-box 배선기를 확장하여 적은 면적에 효율적으로 배선하는 switch-box 배선기를 제안한다. 본 배선기는 수평 track에 metal을 수직 track에 poly-silicon을 배선하는 제한을 완화하여 가능한 경우에는 수평 track에 poly-silicon을 배선하도록 한다. 그리고 배선된 wire의 각 corner를 펴거나, 선분을 평행이동 함으로써 via와 배선 길이를 줄이는 과정을 거친다. 또한 본 배선기는 column 방향으로 배선 영역을 scan함으로써 배선을 완료하며, 시간 복잡도는 O(M(N+Nnet))이다. 여기서, M은 배선 column의 수, N은 배선 row의 수이며 Nnet는 net의 수이다.

        • VISI의 테스트생성에 대한 연구동향

          강민섭,이철동,유영욱,Gang, Min-Seop,Lee, Chul-Dong,Yu, Young-Wook 한국전자통신연구원 1988 전자통신동향분석 Vol.3 No.3

          자동적으로 테스트 패턴을 생성하는 방법에는 랜덤 패턴을 이용한 고장 시뮬레이션 기법과 알고리즘적인 테스트 생성 기법이 있다. 본고에서는 알고리즘적인 테스트 생성 기법에 대해서 지금까지 발표된 알고리즘을 위주로 하여 이들에 대한 연구동향 및 최근의 연구 사례에 대해서 기술한다.

        • VLSI 설계를 위한 CAD 기술동향-배선에 대하여

          박성범,이철동,유영욱,Park, Seong-Beom,Lee, Chul-Dong,Yu, Yeong-Wook 한국전자통신연구원 1988 전자통신동향분석 Vol.3 No.1

          VLSI 설계시 응용되는 CAD 기술중 배선과 관련된 내용에 대해 기술동향을 소개하였다. 특히, 미로법, 선분탐색법, 채널배선법에 대하여 연구의 발전과정, 연구내용, 현황 등을 상세히 기술하였으며, 반주문형 설계시 많이 이용되는 개략 배선법에 대해서도 기술하였다.

        • KCI등재

          LOSIM : VLSI의 설계검증을 위한 논리 시뮬레이션 프로그램

          강민섭,이철동,유영욱,Kang, Min-Sup,Lee, Chul-Dong,Yu, Young-Uk 대한전자공학회 1989 전자공학회논문지 Vol. No.

          본 논문은 mixed level에서 VLSI회로의 논리설계를 검증하기 위한 논리 레벨 시뮬레이터인 LOSM(LOgic SIMulatos)에 대해서 논의한다. 본논문에서는 8개의 신호값과 2개의 신호강도를 이용하여 일반소자, 기능소자, transmission게이트 그리고 tri-state 게이트의 경우 종래의 시뮬레이터$^{[5~6,9]}$보다 정확한 결과를 얻을 수 있는 모델링 방법을 제안한다. LOSIM은 rise delay와 fall delay를 사용하여 주어진 회로에 대한 타이밍 분석과 hazard 분석이 가능하다. Hazard분석 및 검출은 5상태의 신호값과 time queue를 이용한 scheduled time을 이용한다. 개발된 알고리듬은 SUN-3/160 워크그테이션상에서 C-언어를 사용하여 구현되었으며, 정적 RAM셀과 비동기 회로에 대해서 프로그램의 동작 예재로 하였다. The simulator described here-LOSIM(LOgic SIMulator)-was developed to verify the logic design for VLSI(Very Large Scale Integrated) circuits at mixed level. In this paper, we present a modeling approach to obtain more accurate results than conventional logic simulators [5-6,9] for general elements, functional elements, transmission gates and tri-state gates using eight signal values and two gignal strengths. LOSIM has the capability which can perform timing and hazard analysis by using assignable rise and fall delays. We also prosent an efficient algorithm to accurately detectdynamic and static hazards which may be caused by the circuit delays. Our approach is based on five logic values and the scheduled time. LOSIM has been implemented on a UN-3/160 workstation running Berkeley 4.2 UNIX, and the program is written in C language. Static RAM cell and asynchronous circuit are illustrated as an example.

        • VLSI 레이아웃 설계

          김정범,이현찬,이철동,Kim, Jeong-Beom,Lee, Hyun-Chan,Lee, Chul-Dong 한국전자통신연구원 1990 전자통신동향분석 Vol.5 No.4

          칩의 다품종소량생산 경향과 대규모화 영향에 비례하여, 칩 전체 설계공정 중에서 자동화문제에 가장 민감한 레이아웃 설계에 있어서도 복잡도 및 난이도가 증가하고 있다. 따라서 레이아웃 설계에서는 다루어야 할 대량의 설계 데이터를 고속, 효율적으로 관리 처리하기 위한 고도의 자동설계기법이 절실히 요구되고 있는 실정이다. 본고에서는 이러한 칩 개발과제를 배경으로 하여 먼저 VLSI의 레이아웃 설계의 개요를 고찰하고, 설계에 있어서의 주 문제인 배치 및 배선에 대한 기본적인 설계기법, 각기법의 차이점, 그리고 연구현황에 대하여 기술하고 있다.

        • KCI등재

          형태정합을 이용한 집적회로 패턴의 전체좌표 추출

          안현식,조석제,이철동,하영호,Ahn, Hyun-Sik,Cho, Seok-Je,Lee, Chul-Dong,Ha, Yeong-Ho 대한전자공학회 1989 전자공학회논문지 Vol. No.

          최근 집적도의 증가와 더불어 집적회로 제작과 점검을 자동화하기 위하여 영상처리방법을 이용한 집적회로의 인식 알고리듬이 개발되고 있다. 집적회로를 인식하기 위해서는 프레임 영상으로 부터 특징을 얻고 이것으로써 칩내의 모든 프레임 영상을 정합하여야한다. 본 논문은 layout 정보를 나타내는 꼭지점들의 위치와 형태를 직선화 알고리듬을 이용하여 추출한다. 부분적으로 겹치는 이웃 프레임들을 얻어진 꼭지점의 위치와 형태를 특징으로 하여 정합함으로써 꼭지점의 전체적 좌표와 형태를 추출한다. IC chip layout pattern recognition algorithms using image processing techniques are being developed for the automation of manufacturing and inspecting chips. Recognitioin of chip pattern requires feature extraction from nach rrame of chip image adn needs to match the feature data through all frames. In this paper, vertex position and form having layout information are extracted by the feature straightening algorithm, and global coordinates of layout pattern are extracted by the feature straightening algorithm, and global coordinates of layout pattern are obtainnd by vertex form matching from the overlapped area of neighbour frame.

        • KCI등재

          A Time and Space Efficient Algorithm for VLSI Geometrical Rule Checking

          정자춘,신성용,이현찬,이철동,유영욱,Jeong, Ja-Choon,Shin, Sung-Yong,Lee, Hyun-Chan,Lee, Chul-Dong,Yu, Young-Uk 대한전자공학회 1989 전자공학회논문지 Vol. No.

          기하학적인 마스크 설계도면에서 최소폭/간격을 효과적으로 검증하기 위한 새로운 알고리듬을 제안한다. 제안된 알고리듬은 영역탐색문제를 평면소인법을 사용하여 순서적으로 해결하고 있다. 이 알고리듬은 O(n log n)의 시간복잡도를 가지는데, 모든 최소폭/간격의 위반을 보고하는 문제에 있어서 시간복잡도의 lower bound가 ${\Omega}$(n log n)이기때문에 이론적으로 최적이다. 여기서, n은 마스크 패턴에서의 edge의 총 수 이다. 그리고, O($n^{0.5}$)의 공간복잡도를 가지므로 실제적으로 매우 빠르다. 그리고 종래의 알고리듬에 비해 간단하므로 이해하기 용이하고 구현하기가 편리한 장점이 있다. 이 알고리듬은 VAX8650 컴퓨터에서 C-언어로 구현되었으며 직교영역에서 25만개의 정점 데이타에 대해서 116.7초내에 처리했다. A new algorithm is presented which efficiently reports minimum width/space violation in a geometric mask pattern. The proposed algorithm solves a sequence of range search problems by employing a plane sweep method. The algorithm runs in O(n log n) time, where n is the number of edges in a mask pattern. Since a lower bound in time conplexity for reporting all minimum width/space violations is ${\Omega}$ (n log n), this algorithm is theoretically optimal within a constant multiplicaive factor. It requires O($n^{0.5}$) space which is very efficient in practice. Moreover, this algorithm, we believe, is easy to implement and practically fast (116.7 seconds for a rectilinear region with 250000 vertices ar VAX 8650.)

        • 차량용 임베디드시스템 기술동향

          박상현(Sang Hyun Park),이철동(Chul-dong Lee) 대한전기학회 2009 정보 및 제어 심포지엄 논문집 Vol.2009 No.5

          In recent years, a development of automotive embedded systems, called Intelligent Vehicle, are used for control and communication with CAN protocol. But as various devices and protocols are developed for Vehicle communication and control, it becomes difficult to manage the systems that contain limitation of bandwidth and various control requirement. To solve these problems, we introduce a research of automotive embedded systems, which is considered the automotive real time operating system. automotive communications. and control systems.

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