EDAS_P에서의 Gate Level Logic Simulator (GLSIM_P) 개발

강민섭,김욱현,이철동,Gang, Min-Seop,Kim, Uk-Hyeon,Lee, Cheol-Dong 한국전자통신연구원 1987 전자통신 Vol.9 No.1

개인용 전자자동설계 시스팀인 EDAS_P의 schematic으로부터 직접 디지틀 회로의 논리동작을 시뮬레이션할 수 있는 게이트 레벨 논리 시뮬레이터(GLSIM_P)를 IBM PC에서 C언어를 이용하여 개발하였다. 다룰수 있는 소자로는 input clock, 일반 게이트 및 clocked 게이트, ROM, RAM, PLA등이다. 논리신호 레벨은 1, 0,*(intermediate)이다. 효율적인 논리해석을 위해 selective trace 및 event driven 방식을 도입하였으며 게이트 500개 정도까지 해석이 가능하다.

Design of Iterative Divider in GF(2¹⁶³) Based on Improved Binary Extended GCD Algorithm

강민섭,전병찬,Kang, Min-Sup,Jeon, Byong-Chan Korea Information Processing Society 2010 정보처리학회논문지 C : 정보통신,정보보안 Vol.17 No.2

본 논문에서는 표준기저(standard basis) 표기법을 이용하여 GF($2^{163}$) 상에서개선된 나눗셈 알고리듬을 제안하고, 제안한 알고리듬을 기반으로 한 반복 하드웨어 구조(iterative hardware structure)를 갖는 고속 나눗셈기를 설계한다. 제안한알고리듬은 이진 확장 GCD 알고리듬을 기본으로 하고 있으며, 모듈러감소 (modular reduction)를 위한 모든 산술연산은 기존의 방법과 달리 하나의 while루프 내에서 수행된다. 제안된 알고리듬을 기본으로 하여 설계된 나눗셈기는 모듈러 연산을 위한 각 모듈이 하나의 클럭에 의해서제어되므로 계산 속도가 매우 빠르다. 여기에서 사용하는 감소 다항식(reduction polynomial)은 SEC2 (Standards for Efficient Cryptography) 에서 권장하는 $f(x)=x^{163}+x^7+x^6+x^3+1$이며, 차수(degree) m은 163을 사용한다. 제안한 알고리듬은 Verilog HDL(Hardware Description Language)을 사용하여 FPGA로 구현되었으며, Xilinx-VirtexII XC2V8000 FPGA 상에서 85MHz로 동작함을 확인하였다. 또한, 구현 결과 및 성능 평가를 통하여 제안한 알고리듬의 종래의 두 알고리듬보다 성능이크게 개선됨을 보인다. In this paper, we first propose a fast division algorithm in GF($2^{163}$) using standard basis representation, and then it is mapped into divider for GF($2^{163}$) with iterative hardware structure. The proposed algorithm is based on the binary ExtendedGCD algorithm, and the arithmetic operations for modular reduction are performed within only one "while-statement" unlike conventional approach which uses two "while-statement". In this paper, we use reduction polynomial $f(x)=x^{163}+x^7+x^6+x^3+1$ that is recommended in SEC2(Standards for Efficient Cryptography) using standard basis representation, where degree m = 163. We also have implemented the proposed iterative architecture in FPGA using Verilog HDL, and it operates at a clock frequency of 85 MHz on Xilinx-VirtexII XC2V8000 FPGA device. From implementation results, we will show that computation speed of the proposed scheme is significantly improved than the existing two approaches.

LOSIM : VLSI의 설계검증을 위한 논리 시뮬레이션 프로그램

강민섭,이철동,유영욱,Kang, Min-Sup,Lee, Chul-Dong,Yu, Young-Uk 대한전자공학회 1989 전자공학회논문지 Vol. No.

본 논문은 mixed level에서 VLSI회로의 논리설계를 검증하기 위한 논리 레벨 시뮬레이터인 LOSM(LOgic SIMulatos)에 대해서 논의한다. 본논문에서는 8개의 신호값과 2개의 신호강도를 이용하여 일반소자, 기능소자, transmission게이트 그리고 tri-state 게이트의 경우 종래의 시뮬레이터$^{[5~6,9]}$보다 정확한 결과를 얻을 수 있는 모델링 방법을 제안한다. LOSIM은 rise delay와 fall delay를 사용하여 주어진 회로에 대한 타이밍 분석과 hazard 분석이 가능하다. Hazard분석 및 검출은 5상태의 신호값과 time queue를 이용한 scheduled time을 이용한다. 개발된 알고리듬은 SUN-3/160 워크그테이션상에서 C-언어를 사용하여 구현되었으며, 정적 RAM셀과 비동기 회로에 대해서 프로그램의 동작 예재로 하였다. The simulator described here-LOSIM(LOgic SIMulator)-was developed to verify the logic design for VLSI(Very Large Scale Integrated) circuits at mixed level. In this paper, we present a modeling approach to obtain more accurate results than conventional logic simulators [5-6,9] for general elements, functional elements, transmission gates and tri-state gates using eight signal values and two gignal strengths. LOSIM has the capability which can perform timing and hazard analysis by using assignable rise and fall delays. We also prosent an efficient algorithm to accurately detectdynamic and static hazards which may be caused by the circuit delays. Our approach is based on five logic values and the scheduled time. LOSIM has been implemented on a UN-3/160 workstation running Berkeley 4.2 UNIX, and the program is written in C language. Static RAM cell and asynchronous circuit are illustrated as an example.

BCH 부호의 2중 오류정정을 위한 CODEC 설계

강민섭,임권묵 안양대학교 산업기술연구소 2000 自然科學硏究 Vol.7 No.-

본 논문에서는 VHDL을 이용하여 이중 오류정정이 가능한 (31,21)BCH CODEC의 설계에 관하여 기술한다. 제안한 방법은 고속 복호를 수행하기 위해서 오류정정에 사용되는 종래의 순회치환회로와 σ(x)를 구하기 위해 필요한 모든 연산기를 조합논리회로로 재설계하였다. 제안하는 (31,21)CODEC은 VHDL을 이용해 구조적수준 및 행위적 수준으로 모델링하였으며, SYNOPSYS^TM의 VHDL 시뮬레이터상에서 기능레벨 시뮬레이션을 한 결과 단지 1클럭 사이클을 사용해서 r(x)로부터 c(x)를 구할 수 있음을 확인하였다. 논리합성은 SYNOPSYS^TM CAD툴에서 삼성 SOG 셀 라이브러리를 이용하여 수행하였다. Altera^TM MAXFLUSⅡ 타이밀 시뮬레이터 상에서 수행한 시뮬레이션 결과로부터 설계된 CODEC이 정확히 동작함을 확인하였다. 합성 결과, 부호기의 총 게이트 수는 299개이며 복호기는 1600개이다.

고속 RSA 암호 시스템을 위한 시스톨릭 모듈러 곱셈기의 설계 및 구현

강민섭 안양대학교 산업기술연구소 2001 自然科學硏究 Vol.8 No.-

RSA 암호 시스템은 모듈러 멱승(Modular exponentiation)을 기본 연산으로 사용하고 있고, 이 모듈러 멱승 연산은 모듈러 곱셉(Multiplication) 연산을 반복적인 수행이 요구된다. 본 논문에서는 기존의 Montgomery 멱승 알고리듬을 개선한 고속 RSA 알고리듬을 위한 시스톨릭 모듈러 곱셈기의 설계 및 구현에 관하여 기술한다. 제안된 방법은 고속 덧셈연산을 수행하기 위하여 Hybrid 가산기를 사용하여 부분합 계산시 단지 1번의 덧셈 연산이 필요하도록 하였다. 따라서 2번의 덧셈연산이 요구되는 기존 Montgomery 알고리듬에 비해 제안된 방법은 계산 속도가 빠르며, 하드웨어 면적도 감소된다. 제안된 RSA 암호 시스템은 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, Synopsys^TM 사의 Desing Analyzer를 이용하여 논리합성을 수행하였다. 또한, FPGA 구현을 위하여 Altera MAX+ PLUS Ⅱ 상에서 타이밍 시뮬레이션을 수행하였다. 실험을 통하여 제안된 방법은 계산 속도가 매우 빠르며, 또한, 하드웨어 면적도 감소함을 확인하였다. In this paper, systolic modular multiplier is proposed for high-speed RSA cryptosystm, which is revised conventional Montgomery's modular reduction algorithm. A n-bit Hybrid adder is considered for performing fast addition operation. Thus, each iteration in our approach requires only one addition operation for two n-bit integers, while that in Montgomery's requires two addition operation for three n-bit integers. The system which is modelled in VHDL(VHSIC Hardware Description Language) is simulated in functionally through the use of Synopsys^TM tools on a Axil-320 workstation, where Altera 10K libraries are used for logic synthesis. For FPGA implementation, timing simulation is also performed through the use of Altera MAX+ PLUS Ⅱ. Implementation results show that the proposed modular multiplier has faster computation speed and less hardware cost compared to conventional approach.

Assignable Delay를 이용한 논리 시뮬레이션의 hazard 검출 ( Hazard Detection for Logic Simulation Using Assignable Delays )

강민섭,Isao Shirakawa,이철동,유영욱 대한전자공학회 1987 대한전자공학회 학술대회 Vol.1987 No.11

스마트 카드 적용을 위한 저전력 AES 암호 프로세서 설계

강민섭 보안공학연구지원센터(JSE) 2015 보안공학연구논문지 Vol.12 No.1

본 논문에서는 스마트카드 적용을 위한 저전력 AES(Advanced Encryption Standard) 암호 프로세 서 설계를 제안한다. 제안한 방법에서는 휴대용 기기에 필수적인 작은 면적과 저전력을 위하여 ByteSub변환과정과 MixColumn변환과정에 대한 개선된 룩업 테이블을 구성하였다. 설계된 AES 암호 프로세서는 Verilog-HDL를 사용하여 구조적 모델링을 하였으며, Xilinx사의 ISE 10.2c 툴을 이용하여 논리 합성을 수행하였다. 설계 검증은 Modelsim 6.2c 툴을 이용하여 타이밍 시뮬레이션을 수행하였으 며, Xilinx FPGA Virtex2(XC2V3000) 소자를 사용하여 하드웨어 동작을 검증하였다. 논리 합성 결과를 통하여 Slice는 총 1,589개가 사용되었고, 최대 클럭 속도는 약 89.7 MHz이동작함을 확인하였다. This paper presents the design of low-power AES cipher processor for smart card applications. For small area and low power design which are essential requirements for portable devices, the advanced Look- up table is constructed for both ByteSub and MixColumn transformations. The designed AES cipher processor was coded in Veilog-HDL, and synthesized through the use of Xilinx ISE 10.2c tool. In order to verify the designed processor, timing simulation is also performed by using simulator, ModelSim 6.2c. Also, a logic synthesis is performed using Xilinx FPGA Virtex2(XC2V3000) as a target device. Through the result of synthesis, we showed that the number of Slices is about 1,589, and the system is operated with the maximum clock speed of 89.7MHz.

고속 페이징 시스템을 위한 FLEX 프로토콜 신호처리기의 구현

강민섭,이태응,Gang, Min-Seop,Lee, Tae-Eung 대한전자공학회 2001 電子工學會論文誌-SD (Semiconductor and devices) Vol.38 No.1

본 논문은 휴대용 고속 페이징 시스템을 위한 FLEXTM 프로토콜 신호 처리기의 설계 및 FPGA 구현에 관한 것이다. 본 논문에서는 A/D 변환기의 입력 단에서 수신된 interleaved 4-level 비트 심볼 데이터의 동기를 위한 심볼 동기 알고리듬과 (31,21)BCH 부호에 대해 실시간 2중 오류정정이 가능한 개선된 복호 알고리듬을 제안한다. 설계된 프로토콜 신호처리기는 6개의 기능 모듈로 구성되어 있으며, 각 모듈은 VHDL(VHSIC Hardware Description Language)로 모델링을 행하였다. 제안된 프로토콜 신호기는 Axil-320 워크스테이션 상에서 Synopsys/sup TM/툴을 이용하여 기능 시뮬레이션 및 논리합성(Altera 10K 라이브러리 이용)을 수행하였다. 논리합성 결과 전체 셀의 수는 약 2,631이었다 또한, 설계된 FPGA 칩의 설계검증을 위하여 Altera MAX+ PLUS Ⅱ 상에서 타이밍 시뮬레이션을 수행하였다. PCB 상에서 testbed를 구축한 후, Logic Analyzer를 이용하여 제작된 FPGA 칩의 동작상태를 확인하였고, 실험을 통하여 제작된 칩이 정확히 동작함을 확인하였다. This paper presents the design and FPGA implementation of a FLEX PSP(Protocol Signal Processor) for the portable high speed paging system. In this approach, two algorithms are newly proposed for implementing the PSP which provides capabilities of the maximum 6,400bps at speed, high-channel throughput, real time error correction and an effective frame search function. One is an accurate symbol synchronization algorithm which is applied for synchronizing the interleaved 4-level bit symbols which are received at input stage of A/D converter, and the other is a modified fast decoding algorithm which is provided for realizing double error correction of (31,21)BCH signal. The PSP is composed of six functional modules, and each module is modelled in VHDL(VHSIC Hardware Description Language). Both functional simulation and logic synthesis have performed for the proposed PSP through the use of Synopsys$^{TM}$ tools on a Axil-320 Workstation, and where Altera 10K libraries are used for logic synthesis. From logic synthesis, we can see that the number of gates is about 2,631. For FPGA implementation, timing simulation is performed by using Altera MAX+ PLUS II, and its results will be also given. The PSP which is implemented in 6 FPGA devices on a PCB has been verified by means of Logic Analyzer.r.

AES 암호 엔진 기반 RFID Tag Core 설계

강민섭 보안공학연구지원센터(JSE) 2015 보안공학연구논문지 Vol.12 No.5

본 논문에서는 RFID Tag의 보안성 향상을 위해 AES 암호 엔진을 사용한 RFID Tag Core의 하드 웨어 설계를 제안한다. 제안한 RFID Tag Core는 Verilog HDL을 사용하여 Xilinx ISE 9.1i툴에서 설계 하였으며, Xilinx XCV400E 디바이스를 타겟으로 합성을 수행하였다. 합성결과를 통하여 RFID Tag Core의 게이트 수는 약 14,504이며, 클럭 주파수는 72MHz로 동작함을 알 수 있다. 또한, AES 엔진의 게이트 수는 4,051이며, 48MHz로 동작함을 확인하였다. FPGA로 구현된 RFID Tag의 검증은 Model Sim 6.2c를 사용하였고, 시뮬레이션 결과를 통하여 설계된 시스템이 정확한 동작을 확인하였다. This paper presents the design of RFID Reader & Tag Core Based on AES cipher engine. The proposed RFID system based on AES cipher engine is coded in Veilog-HDL, and synthesized through the use of Xilinx ISE 9.1i too with Xilinx-Virtex XCV400E FPGA library. Through the result of the logic synthesis, the number of gates of Tag core is about 14,504, and clock frequency is operated with the maximum of 324MHz. Also, AES engine has about 4051gates, it operates with the maximum of 48MHz. In order to verify the RFID Tag in implementing in FPGA, a timing simulation is also performed by using simulator, ModelSim 6.2c.

깊이우선 검색을 이용한 논리 추출 알고리즘

강민섭,임권묵,김성원 안양대학교 자연과학연구소 1995 自然科學硏究 Vol.2 No.-

본 논문은 깊이우선 검색(depth first search)을 이용하여 CMOSVLSI 회로로 부터 등가 논리레벨의 회로로 변환하는 효율적인 논리 추출 알고리듬에 관한것이다. 제안하는 방법에 있어서 논리 추출은 두 단계의 절차에 의해서 수행된다. 우선 트랜지스터 레벨의 회로를 인접 그래프(adjacent graph)로 변환하고, 논리회로를 구성하는 가장 기본적인 논리기능(logic function) 블럭으로 나눈다. 다음에 각각의 기능 블럭을 직병렬 그래프(series-parallel graph)로 표현하여 직병렬 분해(series-parall reduction)를 수행한 후, 동형성(isomorphic) 판정 과정을 거쳐서 게이트 레벨의 회로를 추출한다. This paper describes about an efficient logic extraction algorithm based on the depth first search which can extract gate-level logic description from CMOS transistor level description. The proposed heuristic series-parallel reduction algorithm extracts primitive logic gates from the given series-parallel graph. The time complexity for performing this algorithm requirs O(m + n), where m and n represent edge and node of the given graph.