1990년도 추계 학술강연 및 발표대회 개요 - 재료 · 물성 ( 발표 34 ) Mo 첨가 Ti - rich TiAl polysynthetically twinned crystals 의 소성변형

오명훈,산구정치 (山口正治) 대한금속재료학회 ( 구 대한금속학회 ) 1990 대한금속재료학회 학술대회 개요집 Vol.1990 No.1

국내외 클라우드 컴퓨팅 표준화 동향

오명훈,이강찬,김성운,김학영,최완,Oh, M.H.,Lee, K.C.,Kim, S.W.,Kim, H.Y.,Choi, W. 한국전자통신연구원 2014 전자통신동향분석 Vol.29 No.4

클라우드 컴퓨팅은 확장 가능한 물리적/가상 공유 자원에 주문형(on-demand) 형태로 네트워크 접근을 가능케하는 컴퓨팅 패러다임을 의미하며, 사용자가 애플리케이션, 플랫폼, 자원을 네트워크를 통해 공급자로부터 지원받는 IT 서비스 형태로 진화해 왔다. 이에 따라, 클라우드 컴퓨팅기술의 발전과 함께 관련 시장이 급속도로 성장하고 있으며, 관련 표준화도 국내외적으로 이슈화되고 있다. 본고에서는 ITU-T와 ISO/IEC JTC 1을 중심으로 한 국제 공적 표준기구와 여러 사실화 표준기구의 최근 클라우드 컴퓨팅 표준화 동향을 조사한다. 또한, 국제 표준화에 대응하는 국내 표준화 활동현황도 요약하여 분석한다.

비동기식 저전력 MSP430 프로세서 코어의 게이트 수준설계

오명훈,김성운,신치훈 한국차세대컴퓨팅학회 2008 한국차세대컴퓨팅학회 논문지 Vol.4 No.4

본 논문은 최근 저전력 요구가 중요시되는 센서네트워크의 센서 노드에 사용되는 프로세서에 관한 것이다. TI 사의 MSP430 프로세서 코어와 호환되는 프로세서를 비동기식 설계 기법을 적용하여 마이크로 컨트롤러 자체를 저전력화한다. 프로세서 코어 내부의 제어 로직을 AFSM (Asynchronous Finite State Machine)으로 기술하고 비동기전용 합성툴을 사용하여 게이트 수준으로 설계하였으며, 데이터 패스 로직은 동기식의 것과 동일하게 설계 하였다. 마지막으로 설계된 프로세서 코어를 게이트 수준에서 동기식 방법과 성능 및 에너지 소모를 비교하였다. 또한, 특화된 비동기식 언어를 사용한 상위수준 합성 방법으로 설계된 동일한 프로세서 코어와도 성능, 에너지 소모을 비교하였다. 0.13 um 공정에서 ideal 클록을 가정한 시뮬레이션 결과, 동기식에 비해서는 성능은 동일하였고 에너지는 31.9 % 덜 소모하였다. 상위수준 합성 방법의 비동기식 설계 방법과는 2.7배 성능이 향상되었고, 28.8 % 에너지를 덜 소모하는 것을 확인하였다. With clockless design method an asynchronous version of MSP430 processor core was designed to pursuethe reduction of power consumption. We use data path of synchronous design without change, and, for controlpath, we described inner control logics using asynchronous finite state machine (AFSM) and generated gatelevel netlist. The asynchronous version of MSP430 core was compared with an already designedasynchronous MSP430 core which employed the high-level asynchronous tool flow based on a specializedlanguage and a clock based synchronous MSP430 core at 0.13 um CMOS technology. The maximumperformance of the high-level tool flow version was only 40.6 % of the synchronous or the AFSM version.The AFSM version saves the energy consumption of the synchronous version and the TiDE tool version byabout 31.9 % and 28.8 %, respectively.

Special Theme - 클라우드 컴퓨팅 - DaaS 기술 현황과 표준화 이슈

오명훈,김성운,O, Myeong-Hun,Kim, Seong-Un 한국정보통신기술협회 2012 TTA저널 Vol.139 No.-

변형에 의한 패턴변화를 활용한 음의 포아송비 다공성 구조

오명훈,최명진,변태욱,조선호 한국전산구조공학회 2017 한국전산구조공학회논문집 Vol.30 No.4

본 논문에서는 변형에 의해 유발된 패턴변화(pattern transformation)에 기반하여 압축(compression)과 인장(tension) 하중 모두에서 음의 포아송 비(negative poisson’s ratio)를 나타내는 다공성(porous) 구조를 제안한다. 기존에 개발된 원형 구멍을 이용한 구조는 연결선(ligament)의 회전 모멘트 부족으로 인해 인장 시 양의 포아송 비를 나타내는 한계점이 있었으며, 타원 형 구멍을 이용한 구조는 응력집중 현상으로 인하여 내구성(durability)이 약한 문제점이 있었다. 이에 본 연구에서는 휘어진 연결선의 배열을 통하여 인장하중 하에서의 회전 모멘트를 증가시키는 동시에 응력집중 현상을 완화하고 변형에너지(strain energy)를 구조물 전반에서 고르게 흡수하도록 설계하였다. 이를 통해 10%의 공칭 변형률(nominal strain) 범위 내의 압축 과 인장 모두에서 음의 포아송 비를 가지며, 기존 모델에 비하여 강성(stiffness)과 내구성이 개선된 구조를 개발하였다. 비선 형 유한요소해석을 통하여 기존 타원형 구멍 모델과의 비교를 수행하였으며 제안된 모델이 구조의 강성과 내구성 측면에서 현저히 개선됨을 확인하였다. In this paper, using a pattern transformation triggered by deformation, we propose a porous structure that exhibits the characteristic of negative Poisson’s ratio in both tension and compression. Due to the lack of torque for rotational motion of ligaments, the existing porous structure of circular holes shows positive Poisson’s ratio under tension loading. Also, the porous structure of elliptic holes has a drawback of low durability due to stress concentration. Thus, we design curved ligaments to increase the rotational torque under tension and to alleviate the stress concentration such that strain energy is uniformly distributed in the whole structure. The developed structure possesses better stiffness and durability than the existing structures. It also exhibits the negative Poisson ratio in both compression and tension of 10% nominal strain. Through nonlinear finite element analysis, the performance of developed structure is compared with the existing structure of elliptic holes. The developed structure turns out to be significantly improved in terms of stiffness and durability.

스마트폰 기반의 사용자 인터페이스

오명훈,김동헌 제어로봇시스템학회 2017 제어로봇시스템학회지 Vol.23 No.4

마이크로서버의 내부 연결망 성능평가

오명훈,Oh, Myeong-Hoon 한국인터넷방송통신학회 2021 한국인터넷방송통신학회 논문지 Vol.21 No.6

마이크로서버는 컴퓨팅 서버의 일종으로 2개 이상의 CPU 소켓을 별도의 컴퓨팅 보드에 구현하고, 다수 개의 컴퓨팅 보드를 메인 보드에 집적하는 형태를 지닌다. 클러스터 시스템을 구축하는데 있어서, 마이크로서버를 사용하면 기존의 서버를 여러 대 랙에 장착하는 방법에 비해, 에너지 효율, 상면, 관리 용이성 측면에서 이점이 있다. 또한, 마이크로서버는 컴퓨팅 보드내 CPU 소켓들, 혹은 컴퓨팅 보드끼리 별도의 내부 연결망을 사용할 수 있어서 성능 측면에서도 이점이 존재한다. 본 논문에서 제안된 마이크로서버는 4개의 CPU 소켓을 지닌 컴퓨팅 보드를 메인보드에 총 16개 장착할 수 있는 서버로 Serial-RapidIO (SRIO)를 내부 연결망으로 사용한다. 마이크로서버의 핵심 성능 이슈인 내부 연결망 측면에서의 성능 비교 분석을 위해, 상용 마이크로서버와 내부 연결망 성능을 비교하고 정량화한다. 시험 결과, 내부 연결망을 활용한 데이터 전송 시 대역폭 측면에서 최대 7배 높은 성능을 보였다. 아울러, 실제 클라우드 컴퓨팅에 사용되는 벤치마크 프로그램 적용 시험에서도 유사 CPU 성능 마이크로서버 대비 60%의 수행시간 감소 효과를 얻었다. A microserver is a type of a computing server, in which two or more CPU nodes are implemented on a separate computing board, and a plurality of computing boards are integrated on a main board. In building a cluster system, the microserver has advantages in several points such as energy efficiency, area occupied, and ease of management compared to the existing method of mounting legacy servers in multiple racks. In addition, since the microserver uses a fast interconnection network between CPU nodes, performance improvement for data transfers is expected. The proposed microserver can mount a total of 16 computing boards with 4 CPU nodes on the main board, and uses Serial-RapidIO (SRIO) as an interconnection network. In order to analyze the performance of the proposed microserver in terms of the interconnection network which is a core performance issue of the microserver, we compare and quantify the performance of commercial microservers. As a result of the test, it showed up to about 7 times higher bandwidth improvement when transmitting data using the interconnection network. In addition, with CloudSuite benchmark programs used in actual cloud computing, maximum 60% reduction in execution time was obtained compared to commercial microservers with similar CPU performance specification.

비동기식 프로세서 설계 기법을 통한 저전압 동작 특성 분석과 전자기파 방사량 측정 분석

오명훈,김학영,이정근 한국정보기술학회 2014 한국정보기술학회논문지 Vol. No.

In an asynchronous circuitry, the current consumption is distributed over time and, hence, its corresponding emission of electro-magnetic interference (EMI) can be reduced. Moreover, an asynchronous circuitry can guarantee the functionality at lower operating voltage than nominal supply voltage due to the absence of a global clock signal. To evaluate such characteristics of low-voltage operations and EMI emission in asynchronous circuits, we implemented synchronous and asynchronous MIPS processor cores on a commercial FPGA and measured EMI emission and performance of both versions. EMI emission peaks were observed at every harmonic frequency bands of 50MHz clock frequency and the maximum emission peak of the asynchronous MIPS (62.08dBμV) is lower than the synchronous one (67.25dBμV). It is also observed that the asynchronous MIPS is superior to the synchronous counterpart in terms of reliability in the experiment using lower operating voltage (3.2V) than nominal voltage (5.V). 비동기식 회로는 발생 전류가 분산되어 피크 전류가 감소되어 상대적으로 낮은 전자기파를 방출하며, 저전압 환경에서도 올바른 동작을 수행하는 장점을 갖고 있다. 본 논문에서는 이러한 특성을 실측하기 위해, MIPS에 기반을 둔 동일한 명령어 셋을 갖는 비동기식, 동기식 프로세서를 설계하여 FPGA에서 구현한 후, EMI 방출 및 저전압에서의 동작을 실험하였다. 실험 결과, 클록 주파수인 50MHz의 하모닉 주파수 대역에서 방출 피크가 관찰되었으며, 최대 방출 피크치는 동기식 (67.25dBμV)에 비해 비동기식 (62.08dBμV)이 더 낮았다. 특히 600MHz 이상의 고주파 대역에서 비동기식의 방출 피크치가 현저히 감소하였다. 또한, FPGA의 동작 전압인 5V보다 낮은 3.2V 이하에서 동기식 MIPS의 급격한 성능 감소를 보였고, 반면 비동기식 MIPS는 2.6V까지 원래 성능의 50%를 유지하였다.

Wire Optimization and Delay Reduction for High-Performance on-Chip Interconnection in GALS Systems

오명훈,김영우,김학영,김영균,김진성 한국전자통신연구원 2017 ETRI Journal Vol.39 No.4

To address the wire complexity problem in large-scale globally asynchronous, locally synchronous systems, a current-mode ternary encoding scheme was devised for a two-phase asynchronous protocol. However, for data transmission through a very long wire, few studies have been conducted on reducing the long propagation delay in current-mode circuits. Hence, this paper proposes a current steering logic (CSL) that is able to minimize the long delay for the devised current-mode ternary encoding scheme. The CSL creates pulse signals that charge or discharge the output signal in advance for a short period of time, and as a result, helps prevent a slack in the current signals. The encoder and decoder circuits employing the CSL are implemented using 0.25-μm CMOS technology. The results of an HSPICE simulation show that the normal and optimal mode operations of the CSL achieve a delay reduction of 11.8% and 28.1%, respectively, when compared to the original scheme for a 10-mm wire. They also reduce the power-delay product by 9.6% and 22.5%, respectively, at a data rate of 100 Mb/s for the same wire length.

Asynchronous 2-Phase Protocol Based on Ternary Encoding for On-Chip Interconnect

오명훈,김성운 한국전자통신연구원 2011 ETRI Journal Vol.33 No.5

Level-encoded dual-rail (LEDR) has been widely used in on-chip asynchronous interconnects supporting a 2-phase handshake protocol. However, it inevitably requires 2N wires for N-bit data transfers. Encoder and decoder circuits that perform an asynchronous 2-phase handshake protocol with only N wires for N-bit data transfers are presented for on-chip global interconnects. Their fundamentals are based on a ternary encoding scheme using current-mode multiple valued logics. Using 0.25 um CMOS technologies, the maximum reduction ratio of the proposed circuits, compared with LEDR in terms of power-delay product, was measured as 39.5% at a wire length of 10 mm and data rate of 100 MHz.