비동기식 선형 파이프라인의 성능 특성 및 이를 이용한 효율적 버퍼할당 알고리즘

이정근(Jeong-Gun Lee),김의석(Euiseok Kim),이동익(Dong-Ik Lee) 대한전자공학회 2002 대한전자공학회 학술대회 Vol.2002 No.6

고성능 멀티코어 프로에서 설계를 위한 최적 코어 분할

이정근(Jeong-Gun Lee) 한국정보과학회 강원지부 2008 한국정보과학회 강원지부 학술대회 논문집 Vol.2 No.1

최근 multi-core 프로세서에 대한 관심이 높아지면서, 다각적인 측면에서 multi-core에 대한 연구가 급속하게 이루어지고 있다. Multi-core 프로세서의 도입은 single-core 마이크로 프로세서 설계 시에 나타나는 "diminishing return"과 같은 성능 상의 한계를 돌파하기 위한 대안으로 이루어지고 있다. 본 논문에서는 멀티 코어프로세서 구조에 대한 asymptotic 한 성능 analysis를 통해서 multi-core 프로세서가 갖는 성능 상의 한계를 Amdahl의 법칙에 기반하여 분석한다. 제약된 transistor 자원조건 하에서 최적의 성능을 같도록 하는 multi-core 프로세서의 구조 분석을 수행함으로써, 설계 인자들 간의 영향력 및 상호 관계를 이해할 수 있으며, 향후 시스템 수준 설계에 있어서 설계자에게 guideline을 제공할 수 있을 것이다.

정수 선형 프로그래밍을 이용한 혼합 가산기 구조의 최적 설계

이덕영(Deok-Young Lee),이정근(Jeong-Gun Lee),이정아(Jeong-A Lee),이상민(Sang-Min Rhee) 한국정보과학회 2007 정보과학회논문지 : 시스템 및 이론 Vol.34 No.7·8

비용 효과가 좋은 디지털 시스템을 설계하기 위하여, 트랜지스터 수준부터 RTL 수준까지 최적화를 위한 다양한 설계 방법이 연구되어 왔다. 가산기는 디지털 시스템에서 가장 기본적인 산술연산을 수행하는 필수 회로로서, 전체 시스템의 성능에 영향을 줄 수 있다. 본 논문에서는 최적의 가산기를 설계하기 위하여 상위수준에서 연구하였다. 결과로 혼합 가산기 구조를 제안하고 이를 정수 선형 프로그래밍(ILP: integer liner programming)을 이용해 수학적으로 모델링한다. 혼합 가산기 구조는 다양한 캐리 전달 방식을 가진 가산기 블록을 선형적으로 연결한 구조로서, 사용된 가산기 블록의 종류와 개수에 따라 다양한 가산기 조합이 발생한다. 이러한 조합에 의해 확장된 가산기의 설계공간을 탐색함으로써, 단일 타입의 가산기만을 고려한 것보다 나은 최적의 가산기를 설계할 수 있다. 제안한 혼합 가산기 구조와 ILP를 이용한 최적화 기법은 연산시간과 회로면적 등의 특성이 다른 가산기 IP(intellectual property)들을 비트수준에서 재합성하기 때문에, 보다 미세한 수준에서 최적화를 수행할 수 있다. Lots of effort toward design optimizations have been paid for a cost-effective system design in various ways from a transistor level to RTL designs. In this paper, we propose a bit level optimization of an adder design for expanding its design space. For the bit-level optimization, a heterogeneous adder organization utilizing a mixture of carry propagation schemes is proposed to design a delay-area efficient adder which were not available in an ordinary design space. Then, we develop an optimization method based on Integer Linear Programming to search the expanded design space of the heterogeneous adder. The novelty of the proposed architecture and optimization method is introducing a bit level reconstruction/recombination of IPs which have same functionality but different speed and area characteristics for producing more find-grained delay-area optimization.

혼합 가산기를 위한 부가산기의 순서와 비트 할당 연구

이병석(Byeong-Seok Lee),이정근(Jeong-Gun Lee),이정아(Jeong-A Lee) 대한전자공학회 2006 대한전자공학회 학술대회 Vol.2006 No.11

Many adder designs exists for a designer to choose the fastest or the smallest or power efficient one. However, the performance of existing adders varies widely in their speed and area requirements, which in tum sometimes makes designers pay a high cost in area especially when the delay requirements exceeds the fastest speed of a specific adder, no matter how small the difference it is. For the two optimization problems “area optimization under delay constraints” and “delay optimization under area constraints”, we formulate the optimization problems of determining the bit-width of various carry propagate sub-adders in Integer Linear Programming. We demonstrate the effectiveness of the new adder architecture using 128-bit adder design.

향상된 연산시간, 회로면적, 소비전력의 절충관계를 위한 혼합가산기 기반 CORDIC

이병석(Byeong-Seok Lee),이정근(Jeong-Gun Lee),이정아(Jeong-A Lee) 한국컴퓨터정보학회 2010 韓國컴퓨터情報學會論文誌 Vol.15 No.2

모바일 임베디드 시스템에서는 성능이 우수하면서도 작은 칩 크기와 저 전력의 동작 조건이 요구된다. CORDIC 연산기는 초월 함수들을 효율적으로 계산하는 알고리즘으로, 특유의 하드웨어 간결성으로 인하여 모바일 임베디드 시스템에 매우 적합한 연산기이다. 하지만 CORDIC 알고리즘은 내부 연산의 반복 횟수에 따라 성능이 저하되는 문제점이 있다. CORDIC 연산기를 분석하면 가산기의 영향이 매우 크다는 것을 알 수 있다. 가산기의 알고리즘 종류에 따라 필요 이상의 성능 증가로 인하여 회로 면적과 소비 전력이 증가하면서 성능이 낭비되는 문제점을 해결하기 위하여 연산 시간, 회로 면적, 소비 전력에 대한 보다 심층적인 절충 관계 분석이 필요하다. 본 논문에서는 가산기에 따른 자원 낭비를 최소화하는 방법으로 혼합 가산기를 이용한 CORDIC 연산기를 제안하고, 혼합 가산기를 사용하면 요구 조건에 보다 최적화된 CORDIC 연산기를 설계할 수 있음을 실험 결과를 이용하여 보였다. High performance is required with small size and low power in the mobile embedded system. A CORDIC algorithm can compute transcendental functions effectively with only small adders and shifters and is suitable one for the mobile embedded system. However CORDIC unit has performance degradation according due to iterative inter-rotations. Adder design is an important design unit to be optimized for a high performance and low power CORDIC unit. It is necessary to explore the design space of a CORDIC unit considering trade-offs of an adder unit while satisfying delay, area and power constraints. In this paper, we suggest a CORDIC architecture employing a heterogeneous adder and an optimization methodology for producing better optimal tradeoff points of CORDIC designs.

향상된 설계공간을 갖는 혼합 가산기 구조와 최적화

이덕영(Deok-Young Lee),이정아(Jeong-A Lee),이정근(Jeong-Gun Lee),이상민(Sang-Min Lee) 한국정보과학회 2006 한국정보과학회 학술발표논문집 Vol.33 No.1

본 논문에서는 다양한 캐리 전달 방식(carry propagation scheme)이 단일 가산기 설계를 위하여 복합적으로 사용되는 가산기 구조를 제안하며, 이를 통하여 보다 향상된 delay-area trade-off 점들을 갖는 설계공간을 생성한다. 제안된 구조의 가산기는 각기 다른 캐리전달 방식의 하부 가산기 블록들을 캐리 입/출력 신호를 선형으로 연결한 구조이며, 기존의 단일 캐리전달 방식의 가산기와 달리, 다양한 delay-area trade-off 특성을 갖는 여러 종류의 캐리전달 방식을 비트 수준에서 조합하여 사용함으로써 보다 섬세한 delay-area 설계공간을 생성해낼 수 있다. 그러나, 제안된 가산기 구조의 설계공간은 다양한 캐리전달 방식이 비트 수준에서 할당되므로, 할당 가능한 설계 조합은 설계하고자 하는 가산기의 비트 폭과 고려하는 캐리전달 방식의 수에 비례하여 폭발적으로 증가하게 된다. 따라서, 제안된 가산기의 효율적이며, 자동화된 설계공간 탐색 방법이 요구된다. 본 논문에서는 이를 해결하기 위하여 정수 선형 프로그래밍 (Integer Linear Programming, ILP) 방법을 이용하여 제안한 가산기의 최적화 문제를 형식화함으로써 효과적인 설계공간의 탐색 방법을 제안하였다.

신호전이그래프에 기반한 비동기식 논리합성의 고유한 특성을 고려한 신호전이그래프의 자동생성

김의석,이정근,이동익,Kim, Eui-Seok,Lee, Jeong-Gun,Lee, Dong-Ik 한국정보처리학회 2002 정보처리학회논문지 A Vol.9 No.3

신호전이그래프는 비동기식 유한상태기와 더불어 신호수준에서 비동기식 제어회로의 사양을 기술하기 위하여 사용되는 가장 대표적인 사양 기술언어이다. 그러나 신호전이그래프는 설계자에게 친숙한 사양기술언어가 아니며, 결과적으로 비동기식 시스템의 설계자가 목적시스템의 비동기식 제어부를 구성하는 수∼수십개의 비동기식 제어회로에 대한 신호전이그래프를 일일이 고안하고 기술하는 것은 매우 힘들고 시간소모적인 일이다. 본 논문에서는 최근에 제안된 프로세스 중심방식을 이용하여 신호전이그래프를 자동으로 생성하는 방법을 제안하고자 한다. 특히, 제안된 방법은 신호전이그래프의 자동생성 과정에서 신호전이그래프에 기반한 비동기식 논리합성의 고유한 특성들을 주의 깊게 고려하여 준다. 결과적으로 자동 생성된 신호전이그래프로부터 합성된 비동기식 제어회로는 면적, 합성시간, 성능, 구현성의 측면에서 매우 우수하다. Along with an asynchronous finite state machine, in short AFSM, a signal transition graph, in short STG, is one of the most widely used behavioral description languages for asynchronous controllers. Unfortunately, STGs are not user-friendly, and thus it is very unwieldy and time consuming for system designers to conceive and describe manually the behaviors of a number of asynchronous controllers which constitute an asynchronous control unit for a target system in the form of STGs. In this paper, we suggest an automatic STG derivation method through a process-oriented method. Since the suggested method considers special properties of STG-based asynchronous logic synthesis very carefully, asynchronous controllers which are synthesized from STGs derived through the suggested method are superior in aspects of area, synthesis time, performance and implementability compared to those obtained through previous methods.

딥-뉴럴 네트워크의 파라미터 최적화

김민정(Min-Jeong Kim),임병준(Byungjoon Lim),임승현(Seunghyun Lim),정재민(Jaemin Jung),이종학(Jong-Hak Lee),이정근(Jeong-Gun Lee) 대한전자공학회 2018 대한전자공학회 학술대회 Vol.2018 No.11

Power-Delay Product Optimization of Heterogeneous Adder Using Integer Linear Programming

곽상훈(Sang-Hoon Kwak),이정근(Jeong-Gun Lee),이정아(Jeong-A Lee) 한국컴퓨터정보학회 2010 韓國컴퓨터情報學會論文誌 Vol.15 No.10

본 논문에서는 이종가산기구조에 근거한 이진가산기의 전력-지연시간곱의 최적화 방법론을 제안한다. 정수선형 계획법(Integer Linear Programming)에 의해 이종가산기의 전력-지연시간곱을 공식화하였다. 정수선형계획법의 사용을 위하여 최초의 전력-지연시간곱의 비선형수식을 선형수식으로 변환하는 기법을 채택하였다. 또한, 제안된 방법이 전력지연시간곱(Power-Delay Product)의 척도에서 기존가산기와 비교해 우월함을 실험결과를 통해 확인하였다. In this paper, we propose a methodology in which a power-delay product of a binary adder is optimized based on the heterogeneous adder architecture. We formulate the power-delay product of the heterogeneous adder by using integer linear programming(ILP). For the use of ILP optimization, we adopt a transformation technique in which the initial non-linear expression for the power-delay product is converted into linear expression. The experimental result shows the superiority of the suggested method compared to the cases in which only conventional adder is used.

배전용 몰드변압기의 온도특성 파악을 위한 열유동해석

김지호(Ji-Ho Kim),이정근(Jeong-Gun Lee),이기식(Ki-Sik Lee),이욱(Wook Rhee),이향범(Hyang-Beom Lee) 대한전기학회 2013 전기학회논문지 P Vol.62 No.1

In this paper, the temperature characteristics of mold transformer for the distribution power system have been analyzed by using computational fluid dynamics(CFD). The model has been modeled by coil, cores, insulating materials and frames about 3MVA grade mold transformer and analyzed the temperature distribution of the structure with a heat fluid. The fluid, which is incompressible ideal gas, is analyzed as a turbulent flow phenomenon on the assumption that it is natural cooling of transformer cooling system. Through this study, by examining the temperature distribution and hot-spot of the structure field of the mold transformer, cooling design and temperature distribution information, which are demanded for designing are estimated.