하천 횡단구조물에 의한 하상변동 예측 - 행정중심복합도시 주요 하천구간을 중심으로 -

연규성,정상만,윤찬영,이주헌,신광섭,Yeon. Kyu-Sung,Jeong. Sang-Man,Yun. Chan-Young,Lee. Joo-Heon,Shin. Kwang-Seob 한국방재학회 2009 한국방재학회논문집 Vol.9 No.1

본 연구에서는 행정중심복합도시 예정 및 주변지역의 금강과 미호천 일부 구간을 대상으로 하상변동의 실태분석과 수위유지 시설 설치에 따른 장기 예측을 실시하였다. 1988년, 2002년 및 2007년의 횡단자료를 이용하여 대상구간의 종방향 하상변동 실태를 분석한 결과 금강과 미호천 구간 모두 2007년 최심하상고는 1988년에 비해 심한 저하가 발생된 반면 2002년에 비해서는 미소한 변화가 발생되었다. 수위유지시설 설치에 따른 하상변동 장기 예측을 수행하기 위하여 본 연구에서는 1차원 모형인 HEC-RAS 4.0 모형을 적용하였다. 고정상 모형의 수행을 통하여 수면고를 보정(calibration)하였으며, 1988년과 2002년 횡단자료를 사용하여 이동상 모형에서의 검정(verification)을 실시하였다. 2007년을 기준으로 하여 2017년까지 향후 10년간 수위유지시설의 설치 높이에 따른 시나리오별 하상변동을 예측한 결과 미호천 대상구간은 그 영향이 미미하였으나 금강 대상구간은 수위유지시설의 높이가 높을수록 많은 영향을 미치는 것으로 나타났다. 수위유지시설의 설치 높이가 7 m일 경우 금강 대상구간은 설치하지 않을 경우보다 미호천합류점 상류부근에서 1.59 m의 퇴적이 발생할 것으로 모의되었으며, 수위유지시설 하류부근에서 1.98 m의 침식이 발생할 것으로 모의되었다. This study has been conducted for the long-term riverbed change prediction on Geum River and Miho Stream surrounding the planned Multifunctional Administrative City and the neighboring regions by the construction of a small dam. Based on the analysis of vertical riverbed changes of the cross-sectional data for the years 1988, 2002 and 2007, minimum bed elevation significantly decreased in both Geum River and Miho Stream in 2007 as compared to 1988. Compared to 2002, however, a slight elevation change was observed. To make a long-term prediction on riverbed changes by the construction of a small dam, a one dimensional HEC-RAS 4.0 model has been used. By the fixed bed model test, the water levels were calibrated. By using the cross-sectional data of 1988 and 2002, verification was conducted under a movable bed model. According to the prediction of riverbed changes for each scenario with varying height of small dam, minor impact is expected around Miho Stream while major impact is expected around Geum River by 2017, as the small dam height increases. If the small dam is 7m-high, for example, it`s been simulated that 1.59m deposition would be expected around the upper stream of Miho Stream Confluence while 1.98m scour would be expected around the downstream of the small dam.

Deep Submicron 공정의 멀티미디어 SoC를 위한 저전력 움직임 추정기 아키텍쳐

연규성,전치훈,황태진,이성수,위재경 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.10

본 논문에서는 0.13㎛ 이하의 deep sub-micron 공정처럼 누설 전류가 심한 공정을 이용하여 멀티미디어 SoC를 설계할 때, 가장 전력 소모가 높은 움직임 추정 기법의 전력 소모를 줄이기 위한 저전력 움직임 추정기의 아키텍쳐를 제안하였다. 제안하는 아키텍쳐는 기존의 동적 전력 소모만을 고려한 구조와는 달리 정적 전력 소모까지 고려하여 누설 전류가 심한 공정에 적합한 구조로, 효율적인 전력 관리가 필수적인 동영상 전화기 등의 각종 휴대용 정보기기 단말기에 적합한 형태이다. 제안하는 아키텍쳐는 하드웨어 구현이 용이한 전역 탐색 기법 (full search)을 기본으로 하며 동적 전력 소모를 줄이기 위하여 조기 은퇴(early break-off) 기법을 도입하였다. 또한 정적 전력 소모를 줄이기 위하여 전원선 잡음을 고려한 메가블록 전원 차단 기법을 사용하였다. 제안된 아키텍쳐를 멀티미디어 SoC에 적용하였을 때의 효용성을 검증하기 위해 시스템 수준의 제어 흐름과 저전력 제어 기법을 개발하였으며, 이를 바탕으로 시스템 수준에서의 소모 전력을 계산하였다. 모의실험 결과 0.13㎛ 공정에서 전력 소모가 50% 정도로 감소함을 확인할 수 있었다. 선폭의 감소와 칩 내부 발열량의 증가로 인한 누설 전류의 증가를 고려할 때, 기존의 동적 전력 소모만을 고려한 구조는 전력 감소 효율이 점점 나빠짐에 반하여 제안하는 움직임 추정기 아키텍쳐는 안정적인 전력 감소 효율을 보여주었다. This paper propose a motion estimator architecture to reduce the power consumption of the most-power-consuming motion estimation method when designing multimedia SoC with deep submicron technologies below 0.13${\mu}{\textrm}{m}$. The proposed architecture considers both dynamic and static power consumption so that it is suitable for large leakage process technologies, while conventional architectures consider only dynamic power consumption. Consequently, it is suitable for mobile information terminals such as mobile videophone where efficient power management is essential. It exploits full search method for simple hardware implementation. It also exploits early break-off method to reduce dynamic power consumption. To reduce static power consumption, megablock shutdown method considering power line noise is also employed. To evaluate the proposed architecture when applied multimedia SoC, system-level control flow and low-power control algorithm are developed and the power consumption was calculated based on thor From the simulation results, power consumption was reduced to about 60%. Considering the line width reduction and increased leakage current due to heat dissipation in chip core, the proposed architecture shows steady power reduction while it goes worse in conventional architectures.

저전력 VLSI 시스템에서 MTCMOS 블록 전원 차단 시의 전원신 잡음을 줄인 파이프라인 전원 복귀 기법

이성주,연규성,전치훈,장용주,조지연,위재경 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.10

In low-power VLSI systems, it is effective to suppress leakage current by shutting down megablocks in idle states. Recently, multi-threshold voltage CMOS (MTCMOS) is widely accepted to shutdown power supply. However, it requires short wake-up time as operating frequency increases. This causes large current surge during wake-up process, and it often leads to system malfunction due to severe Power line noise. In this paper, a novel wake-up scheme is proposed to solve this problem. It exploits pipelined wake-up strategy in several stages that reduces maximum current on the power line and its corresponding power line noise. To evaluate its efficiency, the proposed scheme was applied to a multiplier block in the Compact Flash memory controller chip. Power line noise in shutdown and wake-up process was simulated and analyzed. From the simulation results, the proposed scheme was proven to greatly reduce the power line noise compared with conventional schemes. VLSI 시스템에서 전력 소모를 줄이기 위해서는 메가블록이 동작하지 않는 동안 전원을 차단하여 누설 전류를 억제하는 방법이 효과적이다. 최근 들어 다중 문턱 전압 CMOS를 사용하여 전원을 차단하는 방법이 널리 연구되고 있으나, 동작 주파수가 증가함에 파라 전원 복귀에 필요한 시간이 짧아지게 되고, 짧은 시간에 전원이 복귀되면서 전원선에 대량의 전류가 순간적으로 흐르게 된다. 이에 따라 매우 큰 전원 잡음이 생겨서 전원 전압이 안정적이지 못하고 흔들리게 되며 이는 많은 경우 시스템의 오동작을 초래하게 된다. 본 논문에서는 이러한 문제점을 해결하기 위하여 새로운 전원 복귀 기법을 제안한다. 제안하는 기법은 메가블록의 전원이 차단되었다가 다시 복귀할 때 한꺼번에 전원을 켜는 것이 아니라 파이프라인 방식으로 몇 단계로 나누어 전원을 켬으로서 전원선에 흐르는 최대 전류 및 이에 따른 전원 잡음을 크게 억제한다. 제안하는 파이프라인 전원 복귀 기법을 검증하기 위해서 컴팩트 플래시 메모리 제어기 칩에 본 기법을 적용하여 곱셈기 블록의 전원을 차단하고 복귀할 때의 전원 잡음을 모의실험하고 분석하였다. 모의실험 결과, 제안하는 기법은 기존의 전원 차단 기법에 비해 전원 잡음을 매우크게 줄일 수 있음을 확인하였다.

저전력 고속 VLSI를 위한 Fast-Relocking과 Duty-Cycle Correction 구조를 가지는 DLL 기반의 다중 클락 발생기

황태진,연규성,전치훈,위재경,Hwang Tae-Jin,Yeon Gyu-Sung,Jun Chi-Hoon,Wee Jae-Kyung 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.2

This paper describes a DLL(delay locked loop)-based multi-clock generator having the lower active stand-by power as well as a fast relocking after re-activating the DLL. for low power and high speed VLSI chip. It enables a frequency multiplication using frequency multiplier scheme and produces output clocks with 50:50 duty-ratio regardless of the duty-ratio of system clock. Also, digital control scheme using DAC enables a fast relocking operation after exiting a standby-mode of the clock system which was obtained by storing analog locking information as digital codes in a register block. Also, for a clock multiplication, it has a feed-forward duty correction scheme using multiphase and phase mixing corrects a duty-error of system clock without requiring additional time. In this paper, the proposed DLL-based multi-clock generator can provides a synchronous clock to an external clock for I/O data communications and multiple clocks of slow and high speed operations for various IPs. The proposed DLL-based multi-clock generator was designed by the area of $1796{\mu}m\times654{\mu}m$ using $0.35-{\mu}m$ CMOS process and has $75MHz\~550MHz$ lock-range and maximum multiplication frequency of 800 MHz below 20psec static skew at 2.3v supply voltage. 이 논문에서는 낮은 stand-by power 및 DLL의 재동작 후 fast relocking 구조를 가지는 저전력, 고속 VISI 칩용 DLL(지연 고정 루프) 기반의 다중 클락 발생기를 제안하였다. 제안된 구조는 주파수 곱셈기를 이용하여 주파수 체배가 가능하며 시스템 클락의 듀티비에 상관없이 항상 50:50 듀티비를 위한 Duty-Cycle Correction 구조를 가지고 있다. 또한 DAC를 이용한 디지털 컨트롤 구조를 클락 시스템이 standby-mode에서 operation-mode 전환 후 빠른 relocking 동작을 보장하고 아날로그 locking 정보를 레지스터에 디지털 코드로 저장하기 위해 사용하였다. 클락 multiplication을 위한 주파수 곱셈기 구조로는 multiphase를 이용한 feed-forward duty correction 구조를 이용하여 지연 시간 없이 phase mixing으로 출력 클락의 duty error를 보정하도록 설계하였다. 본 논문에서 제안된 DLL 기반 다중 클락 발생기는 I/O 데이터 통신을 위한 외부 클락의 동기 클락과 여러 IP들을 위한 고속 및 저속 동작의 다중 클락을 제공한다. 제안된 DLL기반의 다중 클락 발생기는 $0.35-{\mu}m$ CMOS 공정으로 $1796{\mu}m\times654{\mu}m$ 면적을 가지며 동작 전압 2.3v에서 $75MHz\~550MHz$ lock 범위와 800 MHz의 최대 multiplication 주파수를 가지고 20psec 이하의 static skew를 가지도록 설계되었다.

MPEG 시스템용 다중 작업에 적합한 양방향 버스 구조

전치훈,연규성,황태진,위재경,Jun Chi-hoon,Yeon Gyu-sung,Hwang Tae-jin,Wee Jae-Kyung 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.4

This paper proposes the novel synchronous segmented bus architecture that has the pipeline bus architecture based on OCP(open core protocol) and the memory-oriented bus for MPEG system. The proposed architecture has bus architectures that support the memory interface for image data processing of MPEG system. Also it has the segmented hi-directional multiple bus architecture for multitasking processing by using multi -masters/multi - slave. In the scheme address of masters and slaves are fixed so that they are arranged for the location of IP cores according to operational characteristics of the system for efficient data processing. Also the bus architecture adopts synchronous segmented bus architecture for reuse of IP's and architecture or developed chips. This feature is suitable to the high performance and low power multimedia SoC systum by inherent characteristics of multitasking operation and segmented bus. Proposed bus architecture can have up to 3.7 times improvement in the effective bandwidth md up to 4 times reduction in the communication latency. 본 논문은 OCP(Open Core Protocol)에 호환되는 파이프라인 구조를 가진 시스템 버스와 MPEG 시스템에 적합한 메모리 버스로 구성된 계층 구조를 가지는 새로운 동기 세그먼트 버스를 제안한다. 이 구조는 MPEG 시스템의 모바일 제품에 사용되는 영상 데이터 처리를 위한 메모리 인터페이스에 기반을 둔 버스 구조와 멀티 마스터와 멀티 슬레이브를 사용하여 고성능의 다중 처리를 위한 양방향 다중 버스 구조(hi-direction multiple bus architecture)를 가진다. 효율적인 데이터 처리를 위하여 파이프라인 스테이지와 결합된 마스터와 슬레이브의 주소번지가 latency를 결정하며, 시스템의 특성에 따라서 각각의 IP 코어를 배치하였다. 제안된 버스는 저전력 구현을 위하여 세그먼트 버스 구조를 가지고, 멀티미디어 SoC 시스템의 성능 저하 없이 다중 작업이 가능한 구조를 가지며 확장이 가능하다. 제안된 버스 구조는 AMBA와 비교하였을 때 bandwidth는 3.7배 증가하였고 latency는 0.25배 감소하였다.

POSCO 광양제철소 설비기술부

정동윤(사회자),연규성,김청균,박흥식,정근우,조원오,황평 한국트라이볼로지학회 2007 한국트라이볼로지학회 학술대회 Vol.2007 No.6

초록 : TPPA (Treponema pallidum Particle Agglutination)법을 이용한 매독검사 방법의 소개

정인호,이준영,연규성,임영근 대한임상병리사협회 2003 임상수혈검사학회 발표자료집 Vol.8 No.1

저전력 VLSI 시스템에서 MTCMOS 블록 전원 차단 시의 전원선 잡음을 줄인 파이프라인 전원 복귀 기법

이성수,위재경,연규성,전치훈,장용주,조지연 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.10

In low-power VLSI systems, it is effective to suppress leakage current by shutting down megablocks in idle states. Recently, multi-threshold voltage CMOS (MTCMOS) is widely accepted to shutdown power supply. However, it requires short wake-up time as operating frequency increases. This causes large current surge during wake-up process, and it often leads to system malfunction due to severe power line noise. In this paper, a novel wake-up scheme is proposed to solve this problem. It exploits pipelined wake-up strategy in several stages that reduces maximum current on the power line and its corresponding power line noise. To evaluate its efficiency, the proposed scheme was applied to a multiplier block in the Compact Flash memory controller chip. Power line noise in shutdown and wake-up process was simulated and analyzed. From the simulation results, the proposed scheme was proven to greatly reduce the power line noise compared with conventional schemes. VLSI 시스템에서 전력 소모를 줄이기 위해서는 메가블록이 동작하지 않는 동안 전원을 차단하여 누설 전류를 억제하는 방법이 효과적이다. 최근 들어 다중 문턱 전압 CMOS를 사용하여 전원을 차단하는 방법이 널리 연구되고 있으나, 동작 주파수가 증가함에 따라 전원 복귀에 필요한 시간이 짧아지게 되고, 짧은 시간에 전원이 복귀되면서 전원선에 대량의 전류가 순간적으로 흐르게 된다. 이에 따라 매우 큰 전원 잡음이 생겨서 전원 전압이 안정적이지 못하고 흔들리게 되며 이는 많은 경우 시스템의 오동작을 초래하게 된다. 본 논문에서는 이러한 문제점을 해결하기 위하여 새로운 전원 복귀 기법을 제안한다. 제안하는 기법은 메가블록의 전원이 차단되었다가 다시 복귀할 때 한꺼번에 전원을 켜는 것이 아니라 파이프라인 방식으로 몇 단계로 나누어 전원을 켬으로서 전원선에 흐르는 최대 전류 및 이에 따른 전원 잡음을 크게 억제한다. 제안하는 파이프라인 전원 복귀 기법을 검증하기 위해서 컴팩트 플래시 메모리 제어기 칩에 본 기법을 적용하여 곱셈기 블록의 전원을 차단하고 복귀할 때의 전원 잡음을 모의실험하고 분석하였다. 모의실험 결과, 제안하는 기법은 기존의 전원 차단 기법에 비해 전원 잡음을 매우 크게 줄일 수 있음을 확인하였다.

멀티미디어용 다중작업이 가능한 동기 세그먼트 구조

전치훈(Chi-Hoon Jun),연규성(Gyu-Sung Yeon),황태진(Tae-Jin Hwang),위재경(Jae-Kyung Wee) 한국방송·미디어공학회 2004 한국방송공학회 학술발표대회 논문집 Vol.2004 No.-

본 논문은 OCP(Open Core Protocol)에 호환되는 파이프라인 구조를 가진 시스템 버스와 MPEG 시스템에 적합한 메모리 버스를 갖는 계층 구조를 가지는 새로운 동기 세그먼트 버스를 제안한다. 이 구조는 MPEG 시스템의 모바일 제품에 사용되는 영상 데이터 처리를 위한 메모리 인터페이스에 기반을 둔 버스 구조와 Multi-master와 Multi-slave를 사용하여 고성능의 다중 처리를 위한 양방향 다중 버스 구조(bi-direction multiple bus architecture)를 가진다. 효율적인 데이터 처리를 위하여 파이프라인 stage와 결합된 Master와 Slave의 주소번지가 latency를 결정하며, 시스템의 특성에 따라서 IP 코어를 배치하였다. 제안된 버스는 저 전력 구현을 위하여 세그먼트 버스 구조를 가지고, 멀티미디어 SoC 시스템의 성능 저하 없이 다중 작업이 가능한 구조를 갖는다. Wirability를 고려하여 양방향 구조를 채택하였고, Testablility를 위하여 단방향(uni-direction)구조와 대체 가능하다. 또한, Local arbiter의 수정만으로 Master의 추가가 가능한 확장 구조를 가진다. Latency를 줄이기 위하여 직접 제어 방식과 단순한 구조의 Central arbiter로 구현 되었다.

하천의 서식처 변화에 따른 물리서식처 산정 : 세종시 제천유역을 대상으로

오국열(Oh Kuk Ryul),정상만(Jeong Sang Man),이주헌(Lee Joo Heon),연규성(Yeon Kyu Sung),허준호(Heo June Ho) 대한토목학회 2008 대한토목학회 학술대회 Vol.2008 No.10