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신대교(Dae-kyo Shin),최종찬(Jong-chan Choi),임기택(Ki-taeg Lim),이제현(Je-Hyun Lee) 大韓電子工學會 2009 電子工學會論文誌 IE (Industry electronics) Vol.46 No.4
ITS와 ETC 기술은 새로운 도로의 건설 없이 교통 능률과 이동 안전성을 개선하는 것을 목표로 한다. 이를 실현하는 한 방법으로 요즘 DSRC가 각광을 받고 있다. 2007년 5월에 공표된 중국 DSRC 표준은 낮은 비트 전송율, 단문 메시지 그리고 단순한 MAC 제어를 가지고 있다. DSRC 시스템 사용자들은 전지 1개로 1년 이상의 긴 사용기간을 원한다. 본 논문에서는 초저전력 소비 구조의 SoC를 설계하고자 한다. 몇몇 디지털 논리 개념과 아날로그 전력 제어 논리가 전력 소비를 줄이기 위한 기법으로 사용되었다. SoC 동작 모드, 클럭 속도, 동작 전압 범위, 웨이크업 신호 검출기, 아날로그 비교기, 그리고 내부 전압 조정기(IVR)와 외부 전력 스위치(EPS)등이 설계된 블럭들이다. 시뮬레이션으로 확인한 SoC 전력 소비는 동작모드에서는 8.5㎃@20Mhz, 0.9㎃@1Mhz 이하이며, 전력 정지 모드에서는 5㎂ 이하였다. SoC는 2008년 8월에 설계를 완료하고, 2008년 11월에 0.18㎛ CMOS공정으로 제작을 마쳤다. The final goal of ITS and ETC will be to improve the traffic efficiency and mobile safety without new road construction. DSRC system is emerging nowadays as a solution of them. China DSRC standard which was released in May 2007 has low bit rate, short message and simple MAC control. The DSRC system users want a long lifetime over 1 year with just one battery. In this paper, we propose the SoC of very low power consumption architecture .Several digital logic concept and analog power control logics were used for very low power consumption. The SoC operation mode and clock speed, operation voltage range, wakeup signal detector, analog comparator and Internal Voltage Regulator & External Power Switch were designed. We confirmed that the SoC power consumption is under 8.5㎃@20Mhz, 0.9㎃@1Mhz in active mode, and under 5㎂ in power down mode, by computer simulation. The design of SoC was finished on Aug. 2008, and fabricated on Nov. 2008 with 0.18㎛ CMOS process.
IEEE1609.4 기반 시간 동기 멀티채널 환경에서의 패킷 충돌 회피 기법
진성근,임기택,신대교,윤상훈,정한균,Jin, Seong-Keun,Lim, Ki-Taeg,Shin, Dae-Kyo,Yoon, Sang-Hun,Jung, Han-Gyun 한국전기전자학회 2015 전기전자학회논문지 Vol.19 No.3
In this paper, we analyze the communication performance in a time synchronous multi-channel environment and deal with a packet collision avoidance technique to improve it based on IEEE1609.4 for increasing the efficiency of the control channel IEEE802.11p WAVE communication system. In previous works, they tried to solve this problem by message scheduling method on application layer software or changing the value of the random back-off optionally Contention Window. In this paper, we propose a method for adjusting the Channel Guard Interval for packet collision avoidance. The performance was evaluated by the actual vehicle test. The result was confirmed performance over 90% PDR(Packet Delivery Ratio). 본 논문에서는 IEEE802.11p WAVE 통신 시스템의 컨트롤 채널 효율성 증대를 위해 제정된 IEEE1609.4 기반 시간 동기 멀티채널 환경에서의 통신 성능을 분석하고 이를 향상시키기 위한 패킷 충돌 회피 기법에 대해 다룬다. 기존 연구에서는 어플리케이션 레이어에서의 소프트웨어적 메시지 스케줄링을 통한 방법이나 랜덤 백오프의 Contention Window 값을 임의로 변경하여 문제를 해결하고자 하였다. 본 논문에서는 패킷 충돌 회피를 위한 Channel Guard Interval 조정을 위한 방법을 제안하고 실차 테스트를 통하여 그 성능을 평가하였다. 평가 결과 PDR(packet delivery ratio) 90% 이상의 성능을 확인할 수 있었다.
결정궤환 기반 IEEE802.11p 다이버시티 모뎀 개발
윤상훈,진성근,신대교,임기택,정한균,Yoon, Sang-Hun,Jin, Seong-Keun,Shin, Dae-Kyo,Lim, Ki-Taeg,Jung, Han-Gyun 한국전기전자학회 2015 전기전자학회논문지 Vol.19 No.3
본 논문에서는 IEEE 802.11p WAVE 모뎀을 위한 다이버시티 모뎀 구조를 제안하고 설계하였으며, 이를 실차에 장착하여 성능테스트를 수행하였다. 제안한 구조는 듀얼채널과 다이버시티 기능을 선택적으로 수행할 수 있으며, 선택적 안테나 다이버시티와 Maximum Ratio Combining (MRC) 다이버시티 기능 중하나를 선택하여 수신할 수 있다. 개발된 구조는 HDL로 설계되어 Xillinx Kintex7보드를 이용하여 실도로에서 실차에 장착하여 테스트를 수행하여 성능을 검증하였다. 실험결과 개발된 다이버시티 모뎀은 단일 채널 모뎀에 비하여 안정적인 통신 성공률을 유지할 수 있으며, 전송거리도 안테나 후면 수신시 최소 100%이상 향상됨을 확인하였다. In this paper, we designed a decision feedback based diversity modem hardware architecture for IEEE802.11p WAVE and tested the modem on the road with car attached shark antenna. One of the dual channel modem and the diversity single modem with maximum ratio combining algorithm can be selected on the designed architecture. The designed modem have been implemented on the Xillinx Kintex7 FPGA. We tested the modem performance on the smart highway experience road. As experimental results, we can verify the performance of the diversity modem on real road and the enlarged communication range by more than 100%.