TP 케이블을 이용하는 이더넷 수신기를 위한 디지털 신호 처리부 설계

홍주형,선우명훈,Hong, Ju-Hyung,SunWoo, Myung-Hoon 한국통신학회 2007 韓國通信學會論文誌 Vol.32 No.8a

본 논문에서는 TP 케이블을 이용하여 100Mbps의 전송 속도를 지원하는 100Base-TX Ethernet 수신기의 디지털 신호 처리부를 제안하였다. 제안하는 디지털 신호 처리부는 자동 이득 조절기, 심볼 동기 복원기, 적응 등화기, BLW 보정기로 구성되어 있으며 초기 위상에 상관없이 150m까지 $10^{-12}BER$이하의 성능을 보였다. 제안하는 신호 처리부는 일부 블록을 제외한 모든 부분을 디지털로 구현하였으며 적응 등화기와 BLW 보정기 연동 구조는 기존의 적응 등화기 에러 값을 이용하는 구조에 비하여 MSE가 약 1dB정도의 성능 향상을 가져왔다. 설계한 디지털 신호 처리부는 Verilog-HDL로 구현되었으며 삼성 $0.18{\mu}m$ 라이브러리를 사용하여 합성 결과 동작 속도는 7.01ns 이며 총 게이트 수는 128.528 게이트였다. This paper presents the digital signal processing submodule of a 100Base-TX Ethernet receiver to support 100Mbps at TP cable channel. The proposed submodule consists of programmable gain controller, timing recovery, adaptive equalizer and baseline wander compensator. The measured Bit Error Rate is less than $10^{-12}BER$ when continuously receiving data up to 150m. The proposed signal processing submodule is implemented in digital circuits except for PLL and amplifier. The performance improvement of the proposed equalizer and BLW compensator is measured about 1dB compared with the existing architecture that removes BLW using errors of an adaptive equalizer. The architecture has been modeled using Verilog-HDL and synthesized using samsung $0.18{\mu}m$ cell library. The implemented digital signal processing submodule operates at 142.7 MHz and the total number of gates are about 128,528.

Reed-Solomon 복호기를 위한 새로운 E-DCME 알고리즘 및 하드웨어 구조

백재현,선우명훈,Baek, Jae-Hyun,SunWoo, Myung-Hoon 한국통신학회 2007 韓國通信學會論文誌 Vol.32 No.8a

본 논문에서는 리드-솔로몬(Reed-Solomon) 복호기를 위한 새로운 E-DCME(enhanced degree computationless modified Euclid's) 알고리즘 및 하드웨어 구조를 제안한다. 제안하는 E-DCME 알고리즘은 새로운 초기 조건을 사용하여 기존 수정 유클리드 알고리즘 및 DCME 알고리즘에 비해 $T_{mult}+T_{add}+T_{mux}$의 짧은 최대 전달 지연(critical path delay)를 갖는다. 시스톨릭 에레이(systolic array)를 이용한 제안하는 구조는 키 방정식(key equation) 연산을 위해서 초기 지연 없이 2t-1 클록 사이클만을 필요로 하여 고속의 키 방정식 연산이 가능하다. 또한, 기존 DCME 알고리즘에 비해 사용하는 기본 셀의 개수가 적어 하드웨어 복잡도가 낮다. 전체 3t 개의 기본 셀(basic cell)을 사용하는 E-DCME 구조는 오직 하나의 PE(processing element)를 사용하므로 규칙성(regularity) 및 비례성(scalability)을 갖는다. $0.18{\mu}m$ 삼성 라이브러리를 사용하여 논리합성을 수행한 결과 E-DCME 구조는 18,000개의 게이트로 구성된다. This paper proposes an enhanced degree computationless modified Euclid's(E-DCME) algorithm and its architecture for Reed-Solomon decoders. The proposed E-DCME algorithm has shorter critical path delay that is $T_{mult}+T_{add}+T_{mux}$ compared with the existing modified Euclid's algorithm and the degree computationless modified Euclid's(DCME) algorithm since it uses new initial conditions. The proposed E-DCME architecture employing a systolic array requires only 2t-1 clock cycles to solve the key equation without initial latency. In addition, the E-DCME architecture consisting of 3t basic cells has regularity and scalability since it uses only one processing element. The E-DCME architecture using the $0.18{\mu}m$ Samsung standard cell library consists of 18,000 gates.

비터비 알고리즘의 효율적인 연산을 위한 DSP 구조 설계

박원흠,선우명훈,오성근,Park Weon heum,Sunwoo Myung hoon,Oh Seong keun 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.3a

본 논문은 다양한 무선 통신 표준에서 사용되는 비터비 알고리즘을 위한 전용의 DSP 명령어 및 하드웨어 구조를 제안한다. 제안한 구조는 비터비 알고리즘의 Trace Back(TB) 연산 사이클을 효과적으로 줄일 수 있다. 제안된 비터비 전용 명령어와 하드웨어 구조는 비터비 연산의 Add Compare Select(ACS) 연산 과정과 TB 연산 과정의 병렬 처리가 가능하며, 병렬 연산을 지원하기 위해 트랠리스 버터플라이 연산 과정에서 필요한 데이터를 자동으로 생성하는 Offset Calculation Unit(OCU)을 제안한다. 제안된 OCU는 삼성 SEC 0.18μm라이브러리로 로직 합성하여 1,460 게이트 개수를 가지며, 최대 지연 시간은 5.75ns를 나타내었다. 사용된 ACS-TB 병렬 처리 방식은 Eb/No 값이 6dB인 경우 MLSE 등화기 사용 사용되는 일반적인 TB 연산 방식과 비교하여 거의 동일한 BER 성능을 보여 주었으며, 제안한 DSP는 구속장 K=5 일 때 Carmel DSP와 비교하여 11%, TI TMS320c55x와 비교하여 45%의 연산 사이클이 줄일 수 있다. This paper presents specialized DSP instructions and their architecture for the Viterbi algorithm used in various wireless communication standards. The proposed architecture can significantly reduce the Trace Back (TB) latency. The proposed instructions perform the Add Compare Select (ACS) and TB operations in parallel and the architecture has special hardware, called the Offset Calculation Unit (OCU), which automatically calculates data addresses for the trellis butterfly computations. Logic synthesis has been Performed using the Samsung SEC 0.18 μm standard cell library. OCU consists of 1,460 gates and the maximum delay of OCU is about 5.75 ns. The BER performance of the ACS-TB parallel method increases about 0.00022dB at 6dB Eb/No compared with the typical TB method, which is negligible. When the constraint length K is 5, the proposed DSP architecture can reduce the decoding cycles about 17% compared with the Carmel DSP and about 45% compared with 7MS320c15x.

통신 시스템을 위한 고성능 재구성 가능 코프로세서의 설계

정철윤,선우명훈,Jung Chul Yoon,Sunwoo Myung Hoon 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.6

본 논문은 통신 시스템에서 요구하는 다양한 연산과 고속의 동작을 수행할 수 있는 재구성 가능 코프로세서를 제안하였다. 제안된 재구성 가능 코프로세서는 스크램블링, 인터리빙, 길쌈부호화, 비터비 디코딩, FFT 등과 같은 통신 시스템에 필수적인 연산 동작을 쉽게 구현할 수 있는 특징을 가진다. 제안된 재구성 가능 코프로세서는 VHDL로 설계하여 SEC 0.18$\mu$m 표준셀 라이브러리를 이용해 합성하였으며, 총 35,000 게이트에 3.84ns의 최대 동작 속도를 보였다. 제안된 코프로세서에 대한 성능검증 결과 IEEE 802.11a WLAN 표준에 대해 기존 DSP에 비해서 FFT 연산과 Complex MAC의 경우 약 $33\%$, 비터비 디코딩의 경우 약 $37\%$, 스크램블링 및 길쌈부호화의 경우 약 $48\%\~84\%$의 연산 사이클 감소를 확인하였으며 다양한 통신 알고리즘에 대해 기존 DSP보다 우수한 성능을 나타내었다. This paper proposes a reconfigurable coprocessor for communication systems, which can perform high speed computations and various functions. The proposed reconfigurable coprocessor can easily implement communication operations, such as scrambling, interleaving, convolutional encoding, Viterbi decoding, FFT, etc. The proposed architecture has been modeled by VHDL and synthesized using the SEC 0.18$\mu$m standard cell library. The gate count is about 35,000 gates and the critical path is 3.84ns. The proposed coprocessor can reduced about $33\%$ for FFT operations and complex MAC, $37\%$ for Viterbi operations, and $48\%\~84\%$ for scrambling and convolutional encoding for the IEEE 802.11a WLAN standard compared with existing DSPs. The proposed coprocessor shows Performance improvements compared with existing DSP chips for communication algorithms.

IMT-2000 3GPP 시스템을 위한 간단한 다중 전송률 병렬형 간섭제거기

김진겸,오성근,선우명훈,Kim, Jin-Kyeom,Oh, Seong-Keun,Sunwoo, Myung-Hoon 대한전자공학회 2001 電子工學會論文誌-TC (Telecommunications) Vol.38 No.12

본 논문에서는 IMT(international mobile telecommunications)-2000 3GPP(3rd generation partnership project) 규격에 따른 전송률이 서로 다른 다수의 사용자 신호들을 효과적으로 처리할 수 있는 간단한 병렬형 간섭제거기를 제안한다. 제안한 방식은 다중 전송률 처리를 위하여 모든 사용자들에 공통적이며 전송률이 가장 낮은 제어채널의 한 심벌을 기준블록으로 설정하여 기준블록 단위마다 병렬로 간섭제거를 수행한다. 또한, 사용자간 비동기 환경에서 자신보다 짧은 지연을 갖는 간섭 사용자의 다음 기준블록에 의하여 발생하는 간섭을 미리 판정하고 재생하여 제거함으로써 간섭제거 성능을 개선할 수 있는 효과적인 사전 제거 기법을 제안한다. 제안된 사전 제거 기법을 사용한 다중 전송률 처리 병렬형 간섭제거기의 효율적인 구현을 위하여 샘플단위의 파이프라인을 도입하여 기준블록 주기로 판정하고, 이어서 샘플단위로 재생성하고 샘플단위로 간섭제거를 수행함으로써 최소의 하드웨어를 필요로 하는 파이프라인 구조를 제안한다. 모의실험을 통하여 저l안한 간섭제거기의 신호 대 잡음비 및 사용자 수에 따른 비트 오류율 성능을 분석한다. In this paper, we propose an effective but simple multi-rate parallel interference canceller(PIC) for the international mobile telecommunications-2000(IMT-2000) 3rd generation partnership project (3GPP) system. For effective multi-rate processing, we define the basic block as one symbol period of the dedicated physical control channel(DPCCH) having the lowest data rate and common to all users. Then, decision and interference cancellation are performed at every basic block. For an asynchronous channel, we propose an advance removal scheme that removes in advance multiple access interference(MAI) due to the next blockof other users with shorter delay. Introducing a pipeline structure at a sample base, we can implement efficiently the PIC using the advance removal scheme with a minimum hardware and no extra computations. Through computer simulations, we analyze the bit error rate(BER) performance of the proposed PIC with respect to signal-to-noise ratio(SNR) and the number of users.

무선 LAN용 직접대역확산 방식 모뎀 아키텍쳐 설계

장현만,류수림,선우명훈,Chang, Hyun-Man,Ryu, Su-Rim,Sunwoo, Myung-Hoon 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.6

본 논문에서는 무선 LAN 표준안 IEEE 802.11의 직접대역확산(Direct Sequence Spread Spectrum) 물리계층을 지원하는 기저대역 모뎀 ASIC 칩의 아키텍쳐와 설계에 대해 기술한다. 구현된 모뎀 칩은 크게 송신부와 수신부로 구성되어 있으며, CRC 부호화/복호화기, 차동 부호화/복호화기, 주파수 옵셋 보상기(frequency offset compensator) 및 타이밍 복구 회로를 포함한다. 구현된 모뎀 칩은 4, 2 및 1Mbps의 다양한 데이타 전송률을 지원하고, DBPSK와 DQPSK의 변조방식을 사용한다. 구현한 모뎀 아키텍쳐는 $SAMSUNG^{TM}$ $0.6{\mu}m$ 게이트 어레이 라이브러리(gate array library)를 사용하여 논리합성을 수행하였으며, 칩의 전체 게이트 수는 53,355개이다. 칩의 동작 주파수는 44MHz이며, 칩의 패키지는 100-pin QFP이고, 전력소모는 44MHz에서 1.2watt이다. 구현된 모뎀 아키텍쳐는 상용화된 HSP3824 칩 보다 우수한 BER성능을 나타낸다. This paper presents the architecture and design of a DSSS MODEM ASIC chip for wireless local area networks (WLAN). The implemented MODEM chip supports the DSSS physical layer specifications of the IEEE 802.11. The chip consits of a transmitter and a receiver which contain a CRC encoder/decoder, a differential encoder/decoder, a frequency offset compensator and a timing recovery circuit. The chip supports various data rates, i.e., 4,2 and 1Mbps and provides both DBPSK and DQPSK for data modulation. We have performed logic synthesis using the $SAMSUNG^{TM}$ $0.6{\mu}m$ gate array library and the implemented chip consists of 53,355 gates. The MODEM chip operates at 44MHz, the package type is 100-pin QFP and the power consumption is 1.2watt at 44MHz. The implemented MODEM architecture shows lower BER compared with the Harris HSP3824.

움직임 추정 전용 프로세서를 위한 효율적인 루프 가속기

하재명(Jae Myung Ha),정호선(Ho Sun Jung),선우명훈(Myung Hoon Sunwoo) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.7

본 논문은 움직임 추정 전용 프로세서를 위한 효율적인 루프 가속기를 제안한다. 실제로 움직임 추정 알고리즘은 복잡하고 다양한 순환 명령어들을 포함하고 있다. 본 논문에서는 효율적인 하드웨어 루프 명령어들을 지원하기 위해서, 네 개의 루프 명령어와 그에 따른 하드웨어 구조를 소개한다. 검증 결과 제안된 루프 가속기가 early-termination을 이용한 움직임 추정 시 비교명령어와 조건부 점프명령어를 갖고 있는 전형적인 구현 방법과 비교했을 때 평균 명령어 사이클 수를 약 29% 줄일 수 있다는 것을 보여준다. 제안된 움직임 추정 전용 프로세서 루프 가속기는 프로그램 메모리의 접근 빈도를 상당히 줄일 수 있고, 전력 소모를 많이 절약할 수 있다. 따라서, 제안된 루프 가속기는 전력 소모가 적고, 유연한 움직임 추정에 적합하다. This paper proposes an efficient loop accelerator for a motion estimation specific instruction-set processor. ME algorithms in nature contain complex and multiple loop operations. To support efficient hardware (HW) loop operations, this paper introduces four loop instructions and their specific HW architecture. The simulation results show that the proposed loop accelerator can reduce about 29% average instruction cycles for ME early-termination schemes compared with typical implementation having a combination of compare and conditional jump instructions. The proposed loop accelerator of the motion estimation specific instruction-set processor can significantly reduce the number of program memory accesses and greatly save power consumption. Hence, it can be quite suitable for low power and flexible ME implementation.

저전력 움직임 추정을 위한 데이터 재사용 스캔 방법

김태선(Tae Sun Kim),선우명훈(Myung Hoon Sunwoo) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.9

본 논문은 저전력 움직임 추정장치를 구현하기 위한 전역 탐색 및 고속 탐색용 데이터 재사용 스캔 방법을 제안한다. 제안하는 최적화된 소 구역 분할방법은 탐색 영역을 여러 개의 소 구역으로 나누어 기존의 smart snake scan 방법과 비교 하였을 때 같은 양의 데이터 재사용에 필요한 재구성 가능한 레지스터 어레이를 반으로 줄일 수 있다. 또한 제안하는 중심 편향 탐색 스캔방법은 다양한 고속탐색 알고리즘의 데이터 재사용 가능성을 향상 시킬 수 있다. 제안하는 탐색 순서는 기존의 래스터 스캔과 snake scan 방법에 비해 평균적으로 각각 26%와 16.1%의 반복된 데이터 로딩을 줄일 수 있다. 따라서 제안하는 스캔 방법은 메모리의 접근 횟수를 줄일 수 있기 때문에 저전력과 고성능의 움직임 추정 구현에 적합하다. This paper proposes the data reusable search scan methods for full search and fast search to implement low power Motion Estimation (ME). The proposed Optimized Sub-region Partitioning (OSP) method which divide search region into several sub-region can reduce the number of the required Reconfigurable Register Array (RRA) by half compared to the existing smart snake scan method for the same data reusability. In addition, the proposed Center Biased Search Scan method (CBSS) for various fast search algorithms can improve the data reusability. The performance comparisons show that the proposed search scan methods can reduce the average redundant data loading about 26.9% and 16.1% compared with the existing rater scan and snake scan methods, respectively. Due to the reduction of memory accesses, the proposed search scan methods are quite suitable for low power and high performance ME implementation.

유클리드 알고리즘을 이용한 Reed-Solomon 디코더 구조 설계

장현만(Hyun Man Chang),선우명훈(Myung Hoon Sunwoo) 한국통신학회 1999 한국통신학회 학술대회 및 강연회 Vol.1999 No.4

DVB-S2 위성 방송 시스템의 수신기를 위한 효율적인 소프트-결정방식 디매퍼 회로 설계

유창덕(Chang Duk Ryu),선우명훈(Myung Hoon Sunwoo) 한국통신학회 2010 韓國通信學會論文誌 Vol.35 No.4