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        EPON MAC 계층의 안전한 데이터 전송을 위한 인증 및 키관리 프로토콜

        강인곤,이도훈,이봉주,김영천,Kang, In-kon,Lee, Do-Hoon,Lee, Bong-Ju,Kim, Young-Chon 한국통신학회 2003 韓國通信學會論文誌 Vol.28 No.1B

        IEEE 802 3ah에서 표준화가 진행되고 있는 EPON은 하나의 OLT와 다수의 ONU가 수동소자에 의해 트리 구조로 연결되므로 도청, 위장, 가용성 등의 보안 위협을 포함한다 본 논문에서는 EPON에서 보안 위협으로부터 망을 보호하고 안전한 데이터 전송을 보장하기 위해 MAC 계층에서 인증 및 비밀성 서비스를 제공하는 보안 프로토콜을 설계하였다. 설계된 보안 프로토콜은 효율적인 키관리를 위하여 공개키 기반 인증 및 키관리 프로토콜을 이용하며, 비밀성 서비스를 위하여 최근 표준화된 AES의 Rijndael 알고리즘을 채택하였다. 제안된 인증 및 키관리 프로토콜은 인증과 공개키 교환을 동시에 수행하며, 공개 난수를 전송하여 공통의 암호키를 생성하는 안전한 프로토콜이다. 키관리의 구현을 위하여 인증 및 공개키 교환 절차, 세션키 변경 절차, 키복구 절차 등을 제안하였다. 제안된 프로토콜을 검증하기 위하여 알려진 세션키, 전향적 비밀성, 미지키 공유, 키손상 위장 등의 안전성을 분석하였다. An EPON which is going on standardization in IEEE 802.3ah, is tree topology consists of a OLT and multiple ONU using passive optical components, so this network is susceptible to variable security threats - eavesdropping, masquerading, denial of service and so on. In this paper, we design a security protocol supporting authentication and confidentiality services in MAC layer in order to prevent these security threats and to guarantee secure data exchange The designed security protocol introduce public-key based authentication and key management protocols for efficient key management, and choose Rijndael algorithm, which is recent standard of AES, to provide the confidentiality of EPON Proposed authentication and key management protocols perform authentication and public-key exchange at a time, and are secure protocols using derived common cipher key by exchanging public random number To implement the designed security protocol, we propose the procedures of authentication and public-key exchange, session key update, key recovery. This proposed protocol is verified using unknown session key, forward secrecy, unknown key-share, key-compromise impersonation.

      • KCI등재
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        HiPi 버스를 사용한 멀티프로세서 시스템에서 캐쉬 코히어런스 프로토콜의 성능 평가에 관한 연구

        김영천,강인곤,황승욱,최진규 한국통신학회 1993 韓國通信學會論文誌 Vol.18 No.1

        본 논문에서는 pended 프로토콜을 가지는 HiPi버스와 다중 캐쉬 메모리를 사용하는 멀티프로세서 시스템을 기술하고, 캐쉬 코히어런스 프로토콜에 따라 프로세서의 효율 측면에서 시스템의 성능을 평가하였다. HiPi 버스는 ETRI에서 개발된 행정전산망용 주전산기인 TICOMII의 공유 버스로 사용되기 위하여 개발되었다. HiPi버스는 고속의 데이타 전송 능력을 가지고 있으나, 캐쉬 간의 데이타 전송을 허용하지 못하는 단점을 가지고 있다. 캐쉬 간의 데이타 전송이 전체 시스템의 성능에 미치는 영향을 측정하고, HiPi버스에 적합한 캐쉬 코히어런스 프로토콜을 선택하기 위하여 두가지 시뮬레이션을 실시하였다. 첫째, HiPi 버스를 사용하는 멀티프로세서 시스템에 다양한 캐쉬 코히어런스 프로토콜을 적용하고 시뮬레이션을 통하여 프로세서 효율에 따른 성능 분석을 실시하였다. 각각으니 프로토콜은 상태 천이도록 나타내었으며, Markov정적 상태도를 이용하여 각 상태의 확률 갑을 구하였다. 각 상태의 확률은 시뮬레이션에서 입력 값으로 사용되었고, 모델링과 시뮬레이션은 SLAMII심볼과 언어를 사용하였다. 둘째, 캐쉬 간의 데이타 전송을 갖는 HiPi버스를 제안하였고, 제안된 HiPi버스를 사용하는 멀티프로세서 시스템에 다양한 캐쉬 코히어런스 프로토콜을 적용하고 시뮬레이션을 통하여 프로세서 효율에 따른 성능 분석을 실시하였다. 고려된 캐쉬 코히어런스 프로토콜은 Write-through, Write-once, Berkely, Synapse. Illinois, Firefly, Dragon이다. In this paper, we describe a multiprocessor system using the HiPi bus with pended protocol and multiple cache memories, and evalute the performance of the multiprocessor system in terms of processor utilization for various cache coherence protocols. The HiPi bus is delveloped as the shared bus of TICOM II which is a main computer system to establish a nation-wide computing network in ETRI. The HiPi bus has high data transfer rate, but it doesn't allow cache-to-cache transfer. In order to evaluate the effect of cache-to-cache transfer upon the performance of system and to choose a best-performed protocol for HiPi bus, we simulate as follows: First, we analyze the performance of multiprocessor system with HiPi bus in terms of processor utilizatIOn through simulation. Each of cache coherence protocol is described by state transition diagram, and then the probability of each state is calculated by Markov steady state. The calculated probability of each state is used as input parameters of simulation, and modeling and simulation are implemented and performed by using SLAM II graphic symbols and language. Second, we propose the HiPi bus which supports cache-to-cache transfer, and analyze the performance of multiprocessor system with proposed HiPi bus in terms of processor utilization through simulation. Considered cache coherence protocols for the simulation are Write-through, Write-once, Berkely, Synapse, Illinois, Firefly, and Dragon.

      • KCI등재

        MESI 캐쉬 코히어런스 프로토콜을 사용하는 Futurebus+ 기반 멀티프로세서 시스템의 성능 평가

        고석범,강인곤,박성우,김영천 한국통신학회 1993 韓國通信學會論文誌 Vol.18 No.12

        본 논문에서는 MESI 캐쉬 코히어런스 프로토콜를 사용하는 Futurebus를 시스템 버스로 갖는 멀티프로세서 시스템에 대하여 4 종류의 버스 트랜잭션에 따라 시스템의 성능을 평가하였다. 성능 평가를 위한 모델링과 시뮬레이션은 SLAM II 그래픽 심볼과 컴파일러를 이용하였다. 정확한 시뮬레이션을 위하여 해석적 방법으로 MESI 프로토콜의 각 상태에 대한 확률을 구하였고, 구한 확률 값은 시뮬레이션의 입력으로 사용하였다. 시뮬레이션에서는 프로세서의 수, 캐쉬 메모리의 히트율, 읽기 명령을 수행할 확률, 메모리 엑세스 시간, 메모리 모듈의 수, 프로세서가 내부 동작을 수행할 확률, 버스의 밴드 폭에 따른 프로세서의 이용률, 메모리의 이용률, 버스의 이용률, 버수 중재 대기 시간 등을 구하였다. In this paper, we evaluate the performance of a Futurebus based multiprocessor system with MESI cache coherence protocol for four bus transaction types. Graphical symbols and compiler of SLAM II are used in modeling and simulation. A steady-state probability of each state for MESI protocol is computed by a Markov chain. The probability of each state is used as an input value for a correct simulation. Processor utilization, memory utilization, bus utilization, and the waiting time for bus arbitration are measured in terms of the number of processors, the hit ratio of cache memory, the probability of internal operation, and bus bandwidth.

      • Performance Analysis and Comparison of Massively Parallel Architectures

        Kim, Young Chon,Kang, In Gon 전북대학교 공업기술연구소 1990 工學硏究 Vol.21 No.-

        A performance analysis of a competing massively parallel architectures(hypercube, hypernet, torus and mesh of trees) is presented. The discription for these architectures are considered. The worst case distance, average distance, nomalized average distance, and link load are defined and analyzed for the performance comparison.

      • Passive 스타 구조를 갖는 고속 광 ATM 망에서의 채널 할당 알고리즘

        이남재,강인곤,이팔진,金永川 全北大學校 1994 論文集 Vol.38 No.-

        In single hop lightwave networks, the system performance using ALOHA-based protocols depends on the number of minislots in a data transmission frame. But, in the case of adopting this protocol to ATM, the multi-control channels are required in order to improve the system performance because the size of cell is fixed and short. In this paper, we propose a dynamic channel allocation algorithm with two-control channels. This algorithm dynamically alloctes channel for prioritized traffic in high-speed optical ATM networks. In order to evalute the performance of proposed algorithm, we simulate in terms of per channel throughput, cell loss rate. and cell delay with variations in offered load.

      • 2레벨 멀티캐쉬 콘트롤러의 설계에 관한 연구

        李南宰,姜寅坤,金永川 全北大學校 1993 論文集 Vol.36 No.-

        In this paper. Two level multi-cache controller is designed for multiprocessor system with a time shared bus. In order to design two level multi-cache controller, we develope two level cache coherency protocol based on Illinoise protocol which uses the write invalidation method with system bus snooping capability. Our controller is designed by bottom-up method using VHDL. It consists of 18 finite state machines which are described by behavioral model of VHDL. And, 6 functional blocks are constructed using 18 finite state machines. These blocks are integrated as the two level multi-cache controller. The controller is varified by logic simulation using test vector which describes the various behavior of processor and system bus.

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