HFC 망에서 대용량 방송서비스를 위한 채널 결합 기반 전송 방식 및 시뮬레이터 개발

신현철(Hyunchul Shin),이동열(Dongyul Lee),유웅식(Woongshik You),최동준(Dongjoon Choi),이채우(Chaewoo Lee) 한국방송·미디어공학회 2011 방송공학회논문지 Vol.16 No.5

다중 시스템 클럭과 이종 코아를 가진 시스템 온 칩을 위한 연결선 지연 고장 테스트 제어기

장연실,이현빈,신현철,박성주,Jang Yeonsil,Lee Hyunbin,Shin Hyunchul,Park Sungju 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.5

본 논문은 SoC 상에서 정적인 고장 뿐 아니라 동적인 고장도 점검하고 진단할 수 있는 새로운 At-speed Interconnect Test Controller (ASITC)를 소개한다. SoC는 IEEE 1149.1과 P1500 래퍼의 코아들로 구성되고 다중 시스템 클럭에 의해 동작될 수 있으며, 이러한 복잡한 SoC를 테스트하기 위해 P1500 래퍼의 코아를 위한 인터페이스 모듈과 update부터 capture까지 1 시스템 클럭으로 연결선의 지연 고장을 점검할 수 있는 ASITC를 설계하였다. 제안한 ASITC는 FPGA로 구현하여 기능검증을 하였으며 기존의 방식에 비해 테스트 방법이 쉽고, 면적의 오버헤드가 적다는 장점이 있다. This paper introduces a new At-speed Interconnect Test Controller (ASITC) that can detect and diagnose dynamic as well as static defects in an SoC. SoC is comprised of IEEE 1149.1 and P1500 wrapped cores which can be operated by multiple system clocks. In other to test such a complicated SoC, we designed a interface module for P1500 wrapped cores and the ASITC that makes it possible to detect interconnect delay faults during 1 system clock from launching to capturing the transition signal. The ASITC proposed requires less area overhead than other approaches and the operation was verified through the FPGA implementation

고속 집적회로 시스템 설계에서 혼선잡음 최적화에 관한 연구

김기범(Kibum Kim),신현철(Hyunchul Shin) 한국정보과학회 2003 정보과학회논문지 : 시스템 및 이론 Vol.30 No.5·6

집적회로 시스템이 고집적화 됨에 따라 interconnection에서 인접한 두 신호선 에서 발생하는 cross-coupling capacitance에 의한 혼선잡음 때문에 logic fault나 delay fault가 일어날 수 있다. 현재 산업체에서 혼선잡음문제를 미리 발견하고 예방하는 방법이 없어서 모든 설계가 끝난 후 일일이 손으로 확인을 하고 사양을 만족하지 못하는 경우에는 설계수정을 하는 경우가 많았다. 본 논문에서는 두 신호선 간의 거리, 입력신호의 slew rate, 신호선의 두께, 신호선의 길이가 혼선잡음에 미치는 영향을 분석하고, 혼선잡음을 발생시키는 여러 요소에 대한 해결방안을 정리하여 제시하였고, noise에 대한 값을 table로 정형화하여 설계 최적화를 쉽게 수행할 수 있도록 하였다. As VLSI systems become integrated at large-scale, logic fault or delay fault may result from crosstalk noise originated from cross coupling capacitance which exists between two adjacent wires. Because designers in industry do not have means to prevent crosstalk problems, they should check and adjust unsatisfactory designs after all designs are completed, if necessary. In this paper, we analyzehow spacing, slew rate, line width, and line lengthinfluence the crosstalk, and suggest some solutions for the various factors that may cause crosstalk problems. we also propose how to optimize the designs by using standardization of noise tables.

하드웨어-소프트웨어 통합 설계에서 메모리 최적화를 위한 분할

박동하(Dongha Park),신현철(Hyunchul Shin) 대한전자공학회 1995 대한전자공학회 학술대회 Vol.1995 No.12

피치동기 소파(Wavelet) 변환과 신경망을 이용한 음성분석에 관한 연구

주세종(Sejong Joo),신현철(Hyunchul Shin),이희섭(Heesobe Lee),박영호(Youngho Park),김용우(Yongwoo Kim),이광형(Kwanghyung Lee) 대한전자공학회 1995 대한전자공학회 학술대회 Vol.1995 No.12

새로운 H.264/AVC CAVLC 고속 병렬 복호화 회로

여동훈(Donghoon Yeo),신현철(Hyunchul Shin) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.11

새로운 컨텍스트 기반 적응형 가변 길이 코드의 효율적인 병렬처리 기법을 개발하였다. 본 논문에서는 확장적인 병렬처리, 작은 면적, 저전력 설계를 위한 몇 가지 새로운 아이디어 제시한다. 첫 번째, 빠른 저전력 연산을 위해 메모리 방식 대신에 단순화된 논리 연산 방식으로 회로를 설계하였다. 두 번째, 효율적인 논리 연산을 위하여 코드 길이를 이용하여 코드들을 그룹지었다. 세 번째, M 비트까지의 입력은 고속 처리를 위하여 병렬 처리하였다. 비교를 위해 M=8인 병렬 논리 연산 복호기와 대표적인 기존 방식의 복호기를 설계하여 비교하였다. 실험 결과, 제안한 기법은 고속 병렬처리가 가능하며, 같은 복호 속도(M=8일 때, 1.57codes/cycle) 에서는 기존 방식의 복호기보다 46% 작은 면적을 사용한다. A new effective parallel decoding method has been developed for context-based adaptive variable length codes. In this paper, several new design ideas have been devised for scalable parallel processing, less area, and less power. First, simplified logical operations instead of memory look-ups are used for fast low power operations. Second the codes are grouped based on their lengths for efficient logical operation. Third, up to M bits of input are simultaneously analyzed. For comparison, we have designed the logical operation based parallel decoder for M=8 and a typical conventional method based decoder. High speed parallel decoding is possible with our method. For similar decoding rates (1.57codes/cycle for M=8), our new approach uses 46% less area than the typical conventional method.

성능을 고려한 FPGA의 기술 매핑

김충희(Chunghee Kim),신현철(Hyunchul Shin) 한국정보과학회 1994 정보과학회논문지 Vol.21 No.5

LUT (LookUp Table)에 기초한 FPGA (Field Programmable Gate Array)를 위한 효율적인 기술 매핑 (technology mapping) 기법을 개발하였다. 본 알고리즘은 주어진 논리회로가 최소 지연시간 (depth)을 가지도록 각 노드의 레블 (level)을 구한 후, 최소 지연시간이 증가하지 않는 범위에서 주어진 비용함수가 최소가 되도록 노드의 레블을 변화시키는 방법이다. 비용을 계산하는 과정에서 reconvergent 패스와 논리의 복제 (duplication of logic)를 이용한 논리의 최적화가 자동적으로 수행된다. 실험 결과 본 방법은 l7개의 벤취마크 예제에 대하여 최적의 지연시간을 구하는 FlowMap [1]과 같은 지연시간을 얻었고 LUT 수에 있어서는 l5% 적은 우수한 결과를 보여 주었다. For technology mapping of lookup table based field programmable gate arrays, an effective optimization technique is developed. In our algorithm, minimal depth of a Boolean network is found and then the given cost function is minimized by changing levels of nodes without increasing the depth. Optimization for reconvergent paths and duplication of logic is automatically considered during the cost evaluation. Experimental results show that our approach produces the same depth for the 17 benchmark circuits tried as those of FlowMap [1] which guarantees the optimum depth. Furthermore, the new method used 15% less number of LUTs than those of FlowMap on the average.

영역정제를 이용한 계층적 배치 기법

김원종(Wonjong Kim),신현철(Hyunchul Shin) 한국정보과학회 1994 정보과학회논문지 Vol.21 No.6

영역정제 기법을 제안하였고, 이를 이용한 효율적인 계층적 배치개선 방법을 개발하였다. 셀들을 배치할 배치면을 계층적으로 여러 영역으로 분할하며, 각 단계에서 셀들을 영역에 할당함으로써 초기배치를 한다. 분할된 각 영역은 순차적으로 활성영역이 된다. 영역정제 방법은 활성영역과 그 주변영역간에 셀들을 이동시킴으로써 배치를 최적화한다. 이러한 배치개선 과정에서 비용함수는 단조감소하도록 하였다. 알고리즘의 복잡도를 감소시키기 위하여 배치개선을 다단계의 계층구조를 이용하여 수행하였으며, 밀접하게 연결된 셀들을 클러스터링하였다. 영역정제를 이용한 배치개선 알고리즘을 적용하여 기업체로부터 제공받은 여러 sea-of-gates 회로를 배치하여 우수한 결과를 얻었다. Region refinement technique has been developed for efficient and effective iterative improvement of row-based cell placement. The physical layout area containing cells is hierarchically partitioned into bins Each bin becomes the active bin by turns. The placement is optimized by moving cells between the active bin and its neighbor bins. During this regional refinement, the given cost function is proved to be nonincreasing. For efficiency, the placement refinement is performed using multiple levels of hierarchy and "closely connected" cells are clus tered. Several sea-of-gates circuits from industry are placed using the suggested refinement technique and superior results are obtained.

에너지 소모 최소화를 위한 다중 전압 스케줄링 기법

정우성(Woosung Jeong),신현철(Hyunchul Shin) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.9

본 연구에서는 상위 수준 합성에서 시간 제약과 하드웨어 제약을 동시에 고려하여 에너지 소모를 최소로 줄이는 다중 전압 스케줄링 방법을 개발하였다. 기존의 다중 전압 스케줄링에서는 임계 경로에 있는 연산에 대해 높은 전압을 할당하고, 임계 경로에 있지 않은 연산에 대해서는 낮은 전압을 할당하는 방법을 주로 사용하였다. 우리는 다중 전압 리스트 스케줄링을 기반으로 simulated annealing기법을 적용하여 임계 경로상의 연산인지와 관계없이 자유롭게 여러 전압을 할당하여 최적화함으로서 저전력 스케줄링 결과를 얻을 수 있었다. 계산 시간 제한에 여유가 있을 때에는 전반적으로 낮은 전압을 사용하여 에너지 소모를 더욱 낮출 수 있다. 그리고 후처리 과정을 통해 추가의 에너지 감소를 얻을 수 있었다. 경우에 따라, 전압 level shifter 수를 줄일 필요가 있으므로 비용 함수에 가중치를 줄 수 있도록 하였다. 예를 들어, level shifter 에너지 소모에 6배의 가중치를 주면, 전압 level shifter 수는 약 24%, shifter 에너지 소모는 약 20% 정도 감소한다. 이를 이용하여 전체 에너지 소모와 level shifter 사용횟수의 tradeoff가 가능하다. In this paper, we propose a multiple voltage scheduling method which reduces energy consumption considering both timing constraints and resource constraints. In the other multiple voltage scheduling techniques, high voltage is assigned to operations in the longest path and low voltage is assigned to operations that are not on the longest path. However, in those methods, voltages are assigned to specific operations restrictively. We use a simulated annealing technique, in which several voltages are assigned to specific operations flexibly regardless of whether they are on the longest path. In this paper, a post processing algorithm is proposed to further reduce the energy consumption. In some cases, designers may want to reduce the level shifters. To make tradeoff between the total energy and the number (or energy) of level shifters weighted term can be added to the cost function. When the level shifter energy is weighted six times, for example, the number of level shifters is reduced by about 24% and their energy consumption is reduced by about 20%.

DPT를 위한 자동 레이아웃 분리

문동선(Dongsun Moon),신현철(Hyunchul Shin),신재필(Jaepil Shin) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.4

Double patterning technology (DPT)를 위한 자동 레이아웃 분리 기술을 개발하였다. CMOS 공정이 45nm와 그 이하로 점차 미세화 됨에 따라 리소그래피 해상도를 향상 시키는 기술이 요구되고 있다. 최소 거리 규칙을 완화하기 위해 두 개의 마스크로 레이아웃을 나누어 두 번 패터닝 하는 DPT 기술이 기존 리소그래피의 제한을 해소하기 위해 제안되었다. 그러나 레이아웃을 DPT에 적합하게 두 개의 마스크로 나누는 것은 항상 가능하지 않다. 이러한 문제를 해결하기 위해 새로운 자동 스티칭 기술을 개발 하였다. 실험 결과는 본 논문에서 제안한 DPT를 위한 자동 레이아웃 분리 방법이 고무적임을 보여준다. Automatic layout decomposition techniques have been developed for double patterning technology (DPT). As CMOS manufacturing process scales down to 45nm and below, lithography resolution needs to be improved. DPT has been proposed to enhance the limitation of conventional lithography, by decomposing the layout design into two masks to relax the minimum spacing requirement. However, it is not always possible to decompose a layout into two masks. We have developed new automatic stitching techniques to resolve this problem. Experimental results show that the suggested techniques are promising in decomposing layouts for DPT.