성능을 고려한 FPGA의 기술 매핑

김충희(Chunghee Kim),신현철(Hyunchul Shin) 한국정보과학회 1994 정보과학회논문지 Vol.21 No.5

LUT (LookUp Table)에 기초한 FPGA (Field Programmable Gate Array)를 위한 효율적인 기술 매핑 (technology mapping) 기법을 개발하였다. 본 알고리즘은 주어진 논리회로가 최소 지연시간 (depth)을 가지도록 각 노드의 레블 (level)을 구한 후, 최소 지연시간이 증가하지 않는 범위에서 주어진 비용함수가 최소가 되도록 노드의 레블을 변화시키는 방법이다. 비용을 계산하는 과정에서 reconvergent 패스와 논리의 복제 (duplication of logic)를 이용한 논리의 최적화가 자동적으로 수행된다. 실험 결과 본 방법은 l7개의 벤취마크 예제에 대하여 최적의 지연시간을 구하는 FlowMap [1]과 같은 지연시간을 얻었고 LUT 수에 있어서는 l5% 적은 우수한 결과를 보여 주었다. For technology mapping of lookup table based field programmable gate arrays, an effective optimization technique is developed. In our algorithm, minimal depth of a Boolean network is found and then the given cost function is minimized by changing levels of nodes without increasing the depth. Optimization for reconvergent paths and duplication of logic is automatically considered during the cost evaluation. Experimental results show that our approach produces the same depth for the 17 benchmark circuits tried as those of FlowMap [1] which guarantees the optimum depth. Furthermore, the new method used 15% less number of LUTs than those of FlowMap on the average.

변환을 이용한 상위 단계에서의 VLSI 설계 최적화 기술

김충희(Chunghee Kim),신현철(Hyunchul Shin) 한국정보과학회 1997 정보과학회논문지 : 시스템 및 이론 Vol.24 No.12

집적회로 설계에서 상위 단계에서의 설계 최적화는 하위 단계에서의 설계 최적화에 비하여 더욱 효율적이고 효과적이기 때문에 상위 단계의 설계 최적화 기술 개발이 필수적이다. 본 논문에서는 상위 단계에서 설계된 하드웨어의 면적과 성능을 최적화하기 위한 설계 변환 방법에 대하여 기술한다. 설계 최적화를 위한 변환 시스템을 오퍼레이션들의 변환 방법, 모듈들의 변환 방법, 스케쥴의 변환 방법을 사용하여 구현하였다. 또한, 주어진 입력을 하드웨어로 구현할 때 필요한 면적과 수행시간을 변환 과정에서 용이하게 추정하기 위한 효율적인 계층적 스케쥴 방법을 개발하였다. 벤취마크 예제를 이용한 실험 결과는 본 변환을 이용한 설계 최적화 기술이 효과적임을 보여준다. Behavioral-level or high-level design optimization techniques are essential in VLSI design area, since they are more efficient and effective than lower-level optimization techniques. In this paper, a transformation-based framework for the optimization of area and performance of a behavioral-level hardware description is described. The used transformation techniques are classified into three categories which are operation transformation, module transformation, and schedule transformation. A new hierarchical scheduling algorithm has been developed to estimate the hardware area and the number of control steps needed to implement a given behavioral-level description. Experimental results indicate that this transformation-based optimization techniques are effective.

『小有亭題詠錄』을 통해서 본 금호강 江岸文學

김충희(Kim, chunghee) 대동한문학회 2021 大東漢文學 Vol.66 No.-

小有亭은 松潭 蔡應麟(1529~1584)이 대구시 북구 검단동 금호강 강변에 지었던 정자이다. 이 정자는 금호강을 내려다 보고 멀리 팔공산을 바라볼 수 있는 위치에 있었다. 이 정자는 전망이 아름다웠고, 많은 선비들이 통행하던 금호강 언덕에 있었기 때문에 그 당시에 영남 지역에서 이름난 정자가 되었다. 채응린은 대구 최초의 서원인 硏經書院의 講學에 참여한 학자이다. 채응린의 친구인 溪東 全慶昌(1532~1585)은 일찍이 退溪의 문하에 나아가 性理學에 대한 가르침을 받은 바 있는데, 채응린은 전경창에게서 퇴계의 학문을 전수 받은 바 있다. 『小有亭題詠錄』은 소유정을 방문한 사람들이 남긴 시를 기록한 책이다. 이 책에 시를 남긴 사람들을 검토해보면, 17세기 무렵에 대구 지역에서 활동한 학자와 관료들은 대부분 小有亭을 방문했다는 점을 알 수 있다. 徐思遠, 郭再謙, 孫處訥, 徐思選, 孫處約, 孫遴, 都聖兪, 李潤雨, 李文雨, 蔡楙 등은 대구나 대구 인근 지역에서 활약한 학자들이다. 그들은 退溪의 성리학을 대구 지역에 전파한 全慶昌, 蔡應麟, 鄭師哲 등의 학통을 이어받았으며, 그 무렵에 성주와 대구 지역에서 講學한 이름난 학자인 寒岡 鄭逑의 제자들이기도 하다. 본고에서 『小有亭題詠錄』을 살펴보고자 하는 이유는 두 가지이다. 첫째, 소유정이 16세기~17세기에 대구 지역에 거주하던 文人이나 學者들이 찾아와 경전을 강론하고 시를 吟誦하던 장소로 널리 알려졌기 때문이다. 그래서 『小有亭題詠錄』을 살펴보면 그 무렵에 대구 지역에서 활동한 학자가 누구인지가 드러난다. 둘째, 소유정은 16~17세기에 금호강 연안 정자 문화의 선두 주자였기 때문이다. 이 당시에 금호강은 배를 이용하여 쉽게 이동하는 교통로 역할을 하였다. 그래서 금호강 주변에 선비들이 모이는 서원이나 정자가 지어지게 되었다. 16세기 말에 소유정이 지어질 무렵부터 금호강 연안에는 많은 정자들이 지어지게 된다. 이 당시에 금호강 연안에 지어진 정자는 선비들의 강학 공간이며 휴식 공간이었다. 『小有亭題詠錄』에는 금호강 연안에서 이루어지는 선비들의 모임이나 선비들의 활동이 드러나기도 하고, 강변에서 느끼는 선비들의 정서가 드러나기도 한다. 그 결과 『小有亭題詠錄』을 통해 금호강 유역에서 일어나는 江岸文學의 일단을 살필 수 있다. Soyoujeong Pavilion was built by Chae Eung-rin(1529~1584), along the Geumho River in Geomdan-dong, Buk-gu, Daegu. The pavilion was located at a location where you can look down at the Geumho River and look at Palgongsan Mountain in the distance. This pavilion had a beautiful view. At that time, it became a famous pavilion in Yeongnam region because it was located on the hill of the Geumho River, where many scholars used to go. Chae Eung-rin was a scholar who participated in the academic conference of Yeongyeongseowon Confucian Academy, the first Confucian academy in Daegu. In the early days of Chae Eung-rin s friend Jeon Gyeong-chang(1532~1585), he was taught Neo-Confucianism by Toegye, and Chae Eung-rin was taught the study of Toegye by Jeon Gyeong-chang. “Soyojeong-jeyeongrok” is a book that records poems left by visitors to Soyoujeong. If you look at the people who wrote poems in the book, most scholars and officials from Daegu visited So Yujeong in the 17th century. Seo Sa-won, Kwak Jae-gyeom, Son Chun-ul, Seo Sa-seon, Son Cheoyak, Son Lin, Do seongyu, Lee Yun-woo, Lee Mun-woo, and scholars who have been active in Daegu or nearby Daegu. They inherited the academic backgrounds of Jeon Gyeong-chang, Chae Eung-rin, and Jeong Jeong-cheol, who spread Toegye s studies to the Daegu area. He is also a disciple of Jeong-gu, a famous scholar. There are two reasons why we would like to look at the “Soyojeong-jeyeongrok” in this paper. First, Soyoujeong Pavilion was widely known as a place for scholars living in Daegu from the 16th to 17th centuries. Therefore, if you look at the “Soyojeong-jeyeongrok”, you can see who was a scholar who was active in the Daegu area at that time. Second, Soyoujeong was a leader in the Pavilion culture of the Geumho River in the 16th and 17th centuries. At that time, the Geumho River served as a transportation route that was easily moved by boat. Therefore, many pavilion was built around the Geumho River where scholars gathered. “Soyojeong-jeyeongrok” reveals the activities of scholars and scholars along the coast of the Geumho River, and the emotions of scholars along the riverside.

FPGA 기술 매핑에서 성능 및 면적의 Ttade-off

김충희(Chunghee Kim),신현철(Hyunchul Shin) 한국정보과학회 1997 정보과학회논문지 : 시스템 및 이론 Vol.24 No.1

FPGA(Field Programmable Gate Array)의 기술 매핑 (technology mapping)에서 성능 및 면적의 효율적인 trade-off 방법을 개발하였다. 본 저자들이 기존에 개방한 성능을 고려한 기술 매핑 방법에서는 논리회로가 최소 지연시간을 가지도록 각 노드의 레블(level)을 구한 후, 지연시간이 증가하지 않는 범위 내에서 노드의 레블을 변화시켜 최소의 면적을 가지도록 매핑을 수행한다. 개선된 본 기술 매핑 방법에서는 성능과 면적의 trade-off를 위하여, 레블을 서서히 증가시키면서 노드의 레블을 변화시키며 면적의 최적화를 수행한다. 벤취마크 예제를 이용한 실험 결과, 본 방법은 같은 기능을 수행하는 가장 잘 알려진 기존의 방법인 FlowMap-r에 비하여 평균적으로 더욱 우수한 결과를 보여 주었다. An efficient technology mapping system for field programmable gate arrays (FPGAs), which can efficiently trade off performance (speed) and area has been developed. In performance-oriented technology mapping, the minima} depth of a Boolean network is found and then the given cost function is minimized by changing levels of nodes without increasing the depth. In the improved technology mapping algorithm the depth is increased gradually and then the levels of nodes are changed to trade off performance and area Experimental results show that our approach produces better results on the average for the benchmark circuits than those of a well-known system, FlowMap-r.

클러스터의 개선을 이용한 회로 분할 방법

김남훈(Namhoon Kim),김충희(Chunghee Kim),신현철(Hyunchul Shin) 한국정보과학회 1998 정보과학회논문지 : 시스템 및 이론 Vol.25 No.1

회로의 분할은 집적회로의 계층적 설계를 위한 중요한 과정으로 설계하는 회로의 규모가 커짐에 따라 필요성이 날로 증가하고 있다. 본 논문에서는 클러스터(cluster)의 개선을 이용한 효율적인 계층적 분할 알고리듬을 제안한다. 기존의 방법에서는 bottom-up 으로 클러스터를 형성하므로, 최적화된 클러스터링 결과를 얻기 어려웠다. 본 연구에서는 클러스터 형성을 위한 친밀도 함수를 개선하였고, 클러스터 내부의 셀(cell)을 이동시켜 클러스터링 결과를 개선하는 방법을 개발하였다. 또한, 더욱 최적화된 분할 결과를 얻기 위하여 여러 초기 해로 부터의 클러스터 분할 결과를 셀 단계의 초기분할로 이용하였다. 벤취마크(benchmark) 예제를 이용한 실험결과, 본 분할 알고리듬은 다른 여러 방법들에 비하여 우수한 결과를 보여준다. Partitioning is an important step in the hierarchical design of very large scale integrated circuits. In this paper, an improved hierarchical partitioning algorithm by using cluster-refinement has been described. Since clusters are formed in bottom-up fashion in many previous methods, it is difficult to obtain optimized clustering results. In this research, new techniques for clustering and cluster-refining have been developed. After clusters are formed, they can be refined by moving cells among the clusters. For cell level partitioning, several cluster-partitioning results from different initial solutions are examined to explore a large solution space The clustering-based partitioning algorithm has been applied to MCNC benchmark examples and very competent results have been obtained when compared with other well-known methods.

삼분할 망 구조의 로직 에뮬레이터

용석진(Sukjin Yong),김충희(Chunghee Kim),신현철(Hyunchul Shin) 대한전자공학회 1995 대한전자공학회 학술대회 Vol.1995 No.12

FPGA를 이용한 실시간 로직 에뮬레이션 시스템의 설계 및 응용

용석진(Sukjin Yong),김충희(Chunghee Kim),신현철(Hyunchul Shin),유영욱(Younguk Yu) 한국정보과학회 1997 정보과학회논문지 : 시스템 및 이론 Vol.24 No.6

본 연구에서는 FPGA를 이용하여 로직 에뮬레이션을 수행하기 위한 다중 보드 로직 에뮬레이터를 개발하였다. 먼저, 에뮬레이션 보드 내에서의 효율적인 FPGA 망 및 몇 개의 에뮬레이션 보드를 서로 연결하기 위한 연결 구조를 개발하였다. 로직 에뮬레이터에서 각각의 보드는 20개의 FPGA 칩으로 구성하였고, 큰 회로를 에뮬레이션 하기 위하여 여러 개의 보드가 결합 가능하도록 설계하였다. 몇 가지 회로의 에뮬레이션을 수행한 결과 각 회로가 수 MHz의 빠른 속도로 동작함을 확인하였고, 영상처리 시스템의 에뮬레이션을 실시간으로 수행하였다. In this research, a multiple board logic emulation system is developed by using field programmable gate arrays. We developed a FPGA network for a emulation board and a multiple board interconnection architecture. Each board of our emulator contains 20 FPGAs and several boards can be combined to emulate large circuits. In our experiments, several designs including real time image processing system have been emulated at several million clock cycles per second.

로직 에뮬레이터의 설계와 응용

서동주(Dongjoo Seo),김충희(Chunghee Kim),신현철(Hyunchul Shin) 한국정보과학회 1997 한국정보과학회 학술발표논문집 Vol.24 No.1B

본 연구에서는 FPGA를 이용한 로직 에뮬레이터 (logic emulator)를 개발하여 여러회로에 대하여 로직 에뮬레이션을 수행하였다. 에뮬레이션은 빠른 시간 내에 효율적으로 설계된 회로를 구현할 수 있고, 빠른 속도로 하드웨어적으로 검증할 수 있어서 필요성이 크게 증가하고 있다. Xilinx 4005HPG223 칩을 사용하여 개발한 에뮬레이터 보드는 단일 보드로 2만~3만 게이트의 논리회로를 구현할 수 있으며, Xilinx 4025EPG299를 이용한 보드는 10만 게이트 이상까지 구현 가능하다. 보드는 지연시간을 줄이기 위하여 클럭 등 일부 전역 신호를 tapered H-tree 구조로 설계하였다. 개발한 에뮬레이터를 이용하여 CR8010 마이크로프로세서, 영상안정화시스템, ADPCM 및 대규모 덧셈기 응용회로 등의 에뮬레이션을 14M 이상의 빠른 동작 속도로 수행하였다.

하드웨어 - 소프트웨어 통합 설계 시스템을 위한 상위 단계에서의 검증 기법

이종석(Jongsuk Lee),김충희(Chunghee Kim),신현철(Hyunchul Shin) 한국정보과학회 2000 정보과학회 컴퓨팅의 실제 논문지 Vol.6 No.4

설계되는 시스템의 규모가 커지고 복잡해지므로 이를 빠른 시간 내에 효율적으로 검증하기 위한 상위 단계에서의 검증 기술의 개발이 중요하게 되었다. 본 연구에서는 하드웨어와 소프트웨어가 혼합되어 있는 시스템을 위한 상위 단계에서의 검증기술을 개발하였다. 에뮬레이션 또는 시뮬레이션만을 수행하는 것보다 빠르고 우수하게 기능적으로 검증하기 위해, 하드웨어와 소프트웨어 부분으로 분할한 후 인터페이스 회로를 이용하여 구현 가능하도록 하였다. 그리고, 상위 단계의 회로를 쉽게 하드웨어를 이용하여 검증하기 위한 설계 지침들을 제시하였다. 본 방법을 이용하여 리드-솔로몬 디코더 회로에 대한 검증을 수행한 결과 시뮬레이션만을 수행한 경우에 비하여 modified Euclid 알고리즘 수행 블록은 12,000배 이상의 속도로 검증을 수행할 수 있었으며, 전체 검증 시간도 반 이하로 줄었다. As the system complexity increases, it is important to develop high-level verification techniques for fast and efficient design verifications. In this research, fast verification techniques for hardware and software co-design systems have been developed by using logic emulation and algorithm-level simulation. For faster and superior functional verification, we partition the system being designed into hardware and software parts, and implement the divided parts by using interface modules. We also propose several hardware design techniques for efficient hardware emulation. Experimental results, obtained by using a Reed-Solomon decoder system, show that our new verification methodology is more than 12,000 times faster than a commercial simulation tool for the modified Euclid's algorithm block and the overall verification time is reduced by more than 50%.

전자식 온도 조절기를 장착한 가솔린 엔진 냉각 제어 시스템의 성능 평가

배석정(Sukjung Bae),김현철(Hyunchul Kim),김충희(Chunghee Kim),이헌균(Heonkyun Lee),나병철(Byungchul Na),이봉현(Bonghyun Lee),홍성훈(Sunghoon Hong),조희복(Heebok Cho) 한국자동차공학회 2007 한국자동차공학회 춘 추계 학술대회 논문집 Vol.2007 No.11