COTS 하드웨어 컴포넌트 기반 임베디드 소프트웨어 신뢰성 모델링

구태완(Taewan Gu),백종문(Jongmoon Baik) 한국정보과학회 2009 정보과학회논문지 : 소프트웨어 및 응용 Vol.36 No.8

최근 IT 산업은 국방, 항공, 자동차, 의료와 같은 전통 산업분야와 서로 융합하는 추세이다. 그러므로 시스템의 하드웨어를 주로 담당하는 임베디드 소프트웨어는 높은 신뢰성, 가용성, 유지보수성이 보장되어야 한다. 이를 위해 최근 COTS (Commercial Off The Shelf) 하드웨어 컴포넌트 기반 임베디드 소프트웨어를 개발하는 추세이다. 그러나 이러한 개발방법에는 일반적 소프트웨어 결함 외에 하드웨어와의 상호작용에 기인하는 결함이 추가적으로 발생할 수 있다. 이를 연동결함(Linkage Fault)라고 정의한다. 이는 발생 빈도가 낮음에도 불구하고 전체 시스템의 중단을 야기할 정도로 위험하다. 본 논문에서는 COTS 하드웨어 컴포넌트 기반 임베디드 소프트웨어 개발 시 이러한 연동결함의 발생을 고려한 신뢰성 모델을 제안한다. 또한 제안된 모델의 타당성을 분석하기 위해 베이지안 분석과 마코프 체인 몬테카를로 방법으로 계산한 베이즈 요인을 이용한다. 끝으로 IT 융합 분야의 실제 데이터를 활용하여 제안된 모델의 이론적 결과를 뒷받침한다. There has recently been a trend that IT industry is united with traditional industries such as military, aviation, automobile, and medical industry. Therefore, embedded software which controls hardware of the system should guarantee the high reliability, availability, and maintainability.To guarantee these properties, there are many attempts to develop the embedded software based on COTS (Commercial Off The Shelf) hardware components. However, it can cause additional faults due to software/hardware interactions beside general software faults in this methodology. We called the faults, Linkage Fault. These faults have high severity that makes overall system shutdown although their occurrence frequency is extremely low. In this paper, we propose a new software reliability model which considers those linkage faults in embedded software development with COTS hardware components. We use the Bayesian Analysis and Markov Chain Monte-Calro method to validate the model. In addition, we analyze real linkage fault data to support the results of the theoretical model.

하드웨어 및 소프트웨어 모듈간의 동적 협업을 지원하는 SoC 플랫폼 설계에 관한 연구

이동건(Donggeon Lee),김영만(Youngmann Kim),탁성우(Sungwoo Tak) 한국멀티미디어학회 2007 멀티미디어학회논문지 Vol.10 No.11

본 논문에서는 소형 임베디드 시스템의 처리 성능 향상을 위하여 하드웨어 및 소프트웨어 모듈간의 동적 협업 SoC 플랫폼을 제안하고 성능을 분석하였다. 기존의 소형 임베디드 시스템은 낮은 사양의 하드웨어 자원을 가지고 있어 복잡한 처리 과정을 포함하고 있는 멀티태스킹 환경에 적용하기가 어렵다. 이에 본 논문에서 제안한 하드웨어 및 소프트웨어 모듈간의 동적 협업 플랫폼은 시스템의 기능을 태스크 단위로 모듈화하여 조립형 형태의 세분화된 소프트웨어 및 하드웨어 모듈로 설계 및 구현이 가능하다. 또한 동적 협업이 요구되는 하드웨어 및 소프트웨어 모듈 간의 통신 및 동기화 기법도 제안하였다. 제안한 하드웨어 및 소프트웨어 모듈간의 동적 협업을 지원하는 SoC 플랫폼의 성능을 분석한 결과, 메모리 접근과 계산 복잡도가 높을수록 소프트웨어 태스크로만 구성된 플랫폼보다 우수한 성능을 보여주었다. This paper presents and analyzes a novel technique that makes it possible to improve the performance of low-end embedded systems through SoC (System-on-a- Chip) platform supporting dynamic cooperation between hardware and software modules. Traditional embedded systems with limited hardware resources have the poor capability of carrying out multi-tasking jobs including complex calculations. The proposed SoC platform, which provides dynamic cooperation between hardware and software modules, decomposes a single specific system into tasks for given system requirements. Additionally, we also propose a technique for efficient communication and synchronization between hardware and software tasks in cooperation with each other. Several experiments are conducted to illustrate the application and efficiency of the proposed SoC platform. They show that the proposed SoC platform outperforms the traditional embedded system, where only software tasks run, as the number of memory access is increased and the system become more complex.

오픈소스 하드웨어에서 효율적인 임베디드 소프트웨어 개발을 위한 프레임워크

강기욱(Kiwook Kang),이정환(Jeonghwan Lee),홍지만(Jiman Hong) 한국스마트미디어학회 2017 스마트미디어저널 Vol.5 No.4

무선인터넷이 보급되고 IoT 기술이 발달함에 따라 여러 종류의 센서 디바이스가 발전하였다. 그리고 IoT 환경에서 사용자들의 요구를 충족하는 다양한 서비스 개발을 위해 오픈소스 하드웨어가 도입되었다. 하지만 오픈소스 하드웨어는 개발 인력의 부족으로 인해 충분히 활용되지 못하고 있다. 따라서 본 논문에서는 오픈소스 하드웨어에서 효율적으로 임베디드 소프트웨어 개발을 교육하기 위한 소프트웨어 프레임워크를 제안한다. 제안하는 프레임워크는 비주얼 프로그래밍 언어와 빠른 결과 확인을 통해 다양한 오픈소스 하드웨어에서 빠르고 직관적으로 임베디드 소프트웨어를 개발할 수 있게 한다. 또한 제안한 프레임워크를 실제 오픈소스 하드웨어 개발 환경에 구현하여 장단점을 분석하고 개선방안을 확인하였다. Various sensor devices has been developed as the wireless Internet and IoT technology are widely used. Recently, open source hardware has evolved for providing various services in IoT environments. However, in comparison to the development of the open source hardware, the development of human resources is missing. In order to solve such a phenomenon, in this paper, we propose a software framework for the embedded software development in open source hardware. The proposed framework provides a fast and intuitive development environment by using the visual programming language and providing fast feedbacks to developers. In addition, we discuss the strengths and weaknesses of the proposed scheme based on the implement on a real board.

임베디드 시스템을 위한 메모리 서브시스템 파라미터의 자동 검출

하태준(Taejun Ha),서상민(Sangmin Seo),전보성(Posung Chun),이재진(Jaejin Lee) 한국정보과학회 2009 정보과학회 컴퓨팅의 실제 논문지 Vol.15 No.5

To optimize the performance of software programs, it is important to know certain hardware parameters such as the CPU speed, the cache size, the number of TLB entries, and the parameters of the memory subsystem. There exist several ways to obtain the values of various hardware parameters. Firstly, the values can be taken from the hardware manual. Secondly, the parameters can be obtained by calling functions provided by the operating systems. Finally, hardware detection programs can find the desired values. Such programs are usually executed on PC or server systems and report the CPU speed, the cache size, the number of TLB entries, and so on. However, they do not sufficiently detect the parameters of one of the most important parts of the computer concerning performance, namely the memory bank layout in the memory subsystem. In this paper, we present an algorithm to detect the memory bank parameters. We run an implementation of our algorithm on various embedded systems and compare the detected values with the real hardware parameters. The results show that the presented algorithm detects the cache size, the number of TLB entries, and the memory bank layout with high accuracy. 임베디드 시스템에서 프로그램 성능을 향상시키기 위해서는 시스템의 하드웨어를 이해하고 활용하는 것이 중요하다. 특히 메모리 서브시스템에 대한 이해는 프로그램을 주어진 하드웨어에 최적화하여 성능을 향상시키는 데 큰 역할을 한다. 본 논문에서는 cache, TLB, DRAM과 같은 메모리 서브시스템의 파라미터를 자동적으로 검출하는 기존의 알고리즘을 임베디드 시스템에 적용해 보고, 새롭게 메모리 뱅크 개수 검출 알고리즘을 제안한다. 제안한 알고리즘은 실제 여러 가지 임베디드 시스템 환경에서 실험을 통해 검증하였고, 실험 결과 메모리 서브시스템의 파라미터를 정확히 검출해 낼 수 있는 것을 확인하였다.

Silicon RTOS의 하드웨어 구조

송문빈,정연모 경희-다반 ASIC 설계교육센터 2006 경희-다반 ASIC센터 논문집 Vol.7 No.-

ROTS(Real Time Operating System)의 빠른 수행 능력은 임베디드 시스템의 성능을 결정하는 중요한 요소이다. 멀티미디어 및 통신 환경이 발달하면서 더 높은 처리 성능의 시스템을 요구하고 있다. 그러나 마이크로프로세서를 기반으로 하는 소프트웨어로 이루어진 ROTS의 처리 능력을 획기적으로 개선하는 데는 어려운 점이 많다. 따라서 본 논문에서는 RTOS의 성능을 개선하기 위하여 소프트웨어로 이루어진 일부 기능을 하드웨어로 구현하기 위한 Silicon RTOS의 구성에 대하여 연구하였으며 실제로 UC/OS-트의 해당 부분을 하드레어로 구현하였으며 성능을 비교 분석하였다.

매직 그리퍼 운용 임베디드시스템

임선(Sun Lim),정학상(Hak-Sang Jung),박영우(Young-Woo Park),정일균(Il-Kyung Jung) 대한전기학회 2016 정보 및 제어 심포지엄 논문집 Vol.2016 No.10

시스템-온-칩의 하드웨어-소프트웨어 통합 시뮬레이션을 위한 다목적 설계 프레임워크

주영표(Young-Pyo Joo),윤덕용(Dukyoung Yun),김성찬(Sungchan Kim),하순희(Soonhoi Ha) 한국정보과학회 2008 정보과학회논문지 : 시스템 및 이론 Vol.35 No.9·10

SoC(System-on-Chip)를 설계함에 있어서 칩의 복잡도 증가로 인하여, RTL(Register Transfer Level)에 기반한 기존의 시스템 성능 분석 및 검증 기법 만으로는 점차 짧아지는 ‘시장 적기 출하 (time-to-market)’ 요구에 효율적으로 대응할 수 없게 되었다. 이를 극복하기 위하여 설계 초기 단계부터 지속적으로 시스템을 검증하기 위한 새로운 설계 방법이 요구되었으며, TLM(Transaction Level Modeling) 추상화 수준을 가진 하드웨어-소프트웨어(HW-SW) 통합 시뮬레이션이 이러한 문제를 해결하기 위한 방법으로 널리 연구되고 있다. 그러나 대부분의 HW-SW 통합 시뮬레이터들은 다양한 추상화 수준 중일부만을 지원하고 있으며, 서로 다른 추상화 수준을 지원하는 툴들 간의 연계도 쉽지 않다. 이를 극복하기 위하여 본 논문에서는 HW-SW 통합 시뮬레이션을 위한 다목적 설계 프레임워크를 제안한다. 제안하는 프레임워크는 소프트웨어 응용의 설계를 포함하는 체계적인 SoC 설계 플로우를 제공하며, 각 설계 단계에서 다양한 기법들을 유연하게 적용할 수 있는 동시에, 다양한 HW-SW 통합 시뮬레이터들을 지원한다. 또한 플랫폼을 추상화 수준과 모델링 언어에 독립적으로 설계할 수 있어, 다양한 수준의 시뮬레이션 모델 생성이 가능하다. 본 논문에서는 실험을 통하여, 제안하는 프레임워크가 ARM9 기반의 상용 SoC 플랫폼을 정확하게 모델링 할 수 있는 동시에, MJPEG 예제의 성능을 44%까지 향상시키는 성능 최적화를 수행할 수 있음을 검증하였다. As the complexity of SoC (System-on-Chip) design increases dramatically, traditional system performance analysis and verification methods based on RTL (Register Transfer Level) are no more valid for increasing time-to-market pressure. Therefore a new design methodology is desperately required for system verification in early design stages, and hardware-software (HW-SW) cosimulation at TLM (Transaction Level Modeling) level has been researched widely for solving this problem. However, most of HW-SW cosimulators support few restricted abstraction levels only, which makes it difficult to integrate HW-SW cosimulators with different abstraction levels. To overcome this difficulty, this paper proposes a multipurpose framework for HW-SW cosimulation to provide systematic SoC design flow starting from software application design. It supports various design techniques flexibly for each design step, and various HW-SW cosimulators. Since a platform design is possible independently of abstraction levels and description languages, it allows us to generate simulation models with various abstraction levels. We verified the proposed framework to model a commercial SoC platform based on an ARM9 processor. It was also proved that this framework could be used for the performance optimization of an MJPEG example up to 44% successfully.

시스템-온-칩의 하드웨어-소프트웨어 통합 시뮬레이션을 위한 다목적 설계 프레임워크

주영표,윤덕용,김성찬,하순회 한국정보과학회 2008 정보과학회논문지 : 시스템 및 이론 Vol.35 No.10

As the complexity of SoC (System-on-Chip) design increases dramatically, traditional system performance analysis and verification methods based on RTL (Register Transfer Level) are no more valid for increasing time-to-market pressure. Therefore a new design methodology is desperately required for system verification in early design stages, and hardware-software (HW-SW) cosimulation at TLM (Transaction Level Modeling) level has been researched widely for solving this problem. However, most of HW-SW cosimulators support few restricted abstraction levels only, which makes it difficult to integrate HW-SW cosimulators with different abstraction levels. To overcome this difficulty, this paper proposes a multipurpose framework for HW-SW cosimulation to provide systematic SoC design flow starting from software application design. It supports various design techniques flexibly for each design step, and various HW-SW cosimulators. Since a platform design is possible independently of abstraction levels and description languages, it allows us to generate simulation models with various abstraction levels. We verified the proposed framework to model a commercial SoC platform based on an ARM9 processor. It was also proved that this framework could be used for the performance optimization of an MJPEG example up to 44% successfully. SoC(System-on-Chip)를 설계함에 있어서 칩의 복잡도 증가로 인하여, RTL(Register Transfer Level)에 기반한 기존의 시스템 성능 분석 및 검증 기법 만으로는 점차 짧아지는 ‘시장 적기 출하 (time-to-market)’ 요구에 효율적으로 대응할 수 없게 되었다. 이를 극복하기 위하여 설계 초기 단계부터 지속적으로 시스템을 검증하기 위한 새로운 설계 방법이 요구되었으며, TLM(Transaction Level Modeling) 추상화 수준을 가진 하드웨어-소프트웨어(HW-SW) 통합 시뮬레이션이 이러한 문제를 해결하기 위한 방법으로 널리 연구되고 있다. 그러나 대부분의 HW-SW 통합 시뮬레이터들은 다양한 추상화 수준 중 일부만을 지원하고 있으며, 서로 다른 추상화 수준을 지원하는 툴들 간의 연계도 쉽지 않다. 이를 극복하기 위하여 본 논문에서는 HW-SW 통합 시뮬레이션을 위한 다목적 설계 프레임워크를 제안한다. 제안하는 프레임워크는 소프트웨어 응용의 설계를 포함하는 체계적인 SoC 설계 플로우를 제공하며, 각 설계 단계에서 다양한 기법들을 유연하게 적용할 수 있는 동시에, 다양한 HW-SW 통합 시뮬레이터들을 지원한다. 또한 플랫폼을 추상화 수준과 모델링 언어에 독립적으로 설계할 수 있어, 다양한 수준의 시뮬레이션 모델 생성이 가능하다. 본 논문에서는 실험을 통하여, 제안하는 프레임워크가 ARM9 기반의 상용 SoC 플랫폼을 정확하게 모델링 할 수 있는 동시에, MJPEG 예제의 성능을 44%까지 향상시키는 성능 최적화를 수행할 수 있음을 검증하였다.

A Multipurpose Design Framework for Hardware-Software Cosimulation of System-on-Chip

주영표,윤덕용,김성찬,하순회,Joo, Young-Pyo,Yun, Duk-Young,Kim, Sung-Chan,Ha, Soon-Hoi Korean Institute of Information Scientists and Eng 2008 정보과학회논문지 : 시스템 및 이론 Vol.35 No.9

SoC(System-on-Chip)를 설계함에 있어서 칩의 복잡도 증가로 인하여, RTL(Register Transfer Level)에 기반한 기존의 시스템 성능 분석 및 검증 기법만으로는 점차 짧아지는 '시장 적기 출하(time-to-market)' 요구에 효율적으로 대응할 수 없게 되었다. 이를 극복하기 위하여 설계 포기 단계부터 지속적으로 시스템을 검증하기 위한 새로운 설계 방법이 요구되었으며, TLM(Transaction Level Modeling) 추상화 수준을 가진 하드웨어-소프트웨어(HW-SW) 통합 시뮬레이션이 이러한 문제를 해결하기 위한 방법으로 널리 연구되고 있다. 그러나 대부분의 HW-SW 통합 시뮬레이터들은 다양한 추상화 수준 중 일부만을 지원하고 있으며, 서로 다른 추상화 수준을 지원하는 툴들 간의 연계도 쉽지 않다. 이를 극복하기 위하여 본 논문에서는 HW-SW 통합 시뮬레이션을 위한 다목적 선계 프레임워크를 제안한다. 제안하는 프레임워크는 소프트웨어 응용의 설계를 포함하는 체계적인 SoC 설계 플로우를 제공하며, 각 설계 단계에서 다양한 기법들을 유연하게 적용할 수 있는 동시에, 다양한 HW-SW 통합 시뮬레이터들을 지원한다. 또한 플랫폼을 추상화 수준과 모델링 언어에 독립적으로 설계할 수 있어, 다양한 수준의 시뮬레이션 모델 생성이 가능하다. 본 논문에서는 실험을 통하여, 제안하는 프레임워크가 ARM9 기반의 강용 SoC 플랫폼을 정확하게 모델링 할 수 있는 동시에, MJPEG 예제의 성능을 44%까지 향상시키는 성능 최적화를 수행할 수 있음을 검증하였다. As the complexity of SoC (System-on-Chip) design increases dramatically. traditional system performance analysis and verification methods based on RTL (Register Transfer Level) are no more valid for increasing time-to-market pressure. Therefore a new design methodology is desperately required for system verification in early design stages. and hardware software (HW-SW) cosimulation at TLM (Transaction Level Modeling) level has been researched widely for solving this problem. However, most of HW-SW cosimulators support few restricted ion levels only, which makes it difficult to integrate HW-SW cosimulators with different ion levels. To overcome this difficulty, this paper proposes a multipurpose framework for HW SW cosimulation to provide systematic SoC design flow starting from software application design. It supports various design techniques flexibly for each design step, and various HW-SW cosimulators. Since a platform design is possible independently of ion levels and description languages, it allows us to generate simulation models with various ion levels. We verified the proposed framework to model a commercial SoC platform based on an ARM9 processor. It was also proved that this framework could be used for the performance optimization of an MJPEG example up to 44% successfully.

매직 그리퍼 운용 임베디드시스템

임선(Sun Lim),정학상(Hak-Sang Jung),박영우(Young-Woo Park),정일균(Il-Kyung Jung) 대한전기학회 2016 대한전기학회 학술대회 논문집 Vol.2016 No.10