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태스크의 최적할당이 연결망의 통신량에 미치는 효과에 대한 분석
하순회(Soonhoi Ha) 한국정보과학회 1995 정보과학회논문지 Vol.22 No.4
병렬연산 시스템에서는 빠른 수행을 위하에 프로그램을 병렬적으로 수행할 수 있는 태스크들을 N개의 가상프로세서로 분배하고 가상프로세서를 실제프로세서에 할당하는 스케쥴링 작업이 필요하다. 프로세서간의 통신때문에 발생하는 오버헤드가 무시할 수 없는 부분을 차지하므로 이를 줄이거나 극복하기 위한 노력들이 연구되고 있다. 이 오버헤드를 줄이기 위하여 프로세서간의 통신링크의 총 트래픽을 최소화 하도록 가상프로세서를 실제프로세서에 할당하는 기법을 사용할 수 있다. 즉, 가까이 위치한 프로세서에 서로 통신요구량이 많은 가상프로세서들을 할당하도록 한다. 이 논문에서는 이와같은 최적의 할당기법을 사용함으로써 랜덤하게 할당하는 경우에 비하여 연결망의 총 통신량을 얼마나 감소시킬 수 있는지 수리적으로 분석하고 모의실험을 통하여 수리적인 분석의 타당성을 점검하였다. 효과적인 병렬 스케쥴링을 위하여서는 최적할당을 위한 알고리즘 수행시간과 기대되는 통신량의 감소를 비교하여 최적할당 기법의 사용여부를 결정하도록 하여야 한다. Balancing the loads of processors by partitioning the tasks into N virtual processors and assigning these virtual processors to N physical processors is a major task of the scheduling of a parallel processing system. Since the interprocessor communication(IPC) overhead may degrade the efficiency of the load balancing, active studies have been performed to reduce or to hide the IPC overhead. One technique is to assign the virtual processors to the physical processors such that the total traffic requirements are minimized over the interconnection network. That is, two virtual processors with heavy communication requirements are assigned to physical processors as close as possible. In this paper, we evaluate analytically how much the network traffic is reduced by an optimal assignment over a random assignment. Our analysis will be supported by simulation. In order to apply an assignment algorithm to real applications, its effectiveness and its overhead should be compromised.
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데이타 의존적 반복문과 조건문을 위한 컴파일 시간 스케쥴링 기법
하순회(Soonhoi Ha) 한국정보과학회 1995 정보과학회논문지 Vol.22 No.8
병렬연산 시스템에서 자원을 효과적으로 활용하기 위하여 태스크들을 프로세서에 분배하고 동작 순서를 결정하는 스케쥴링이 필요하다. 프로그램의 수행도중에 이러한 스케쥴링을 수행하는 동적 스케쥴링 기법에서는 스케쥴링을 위한 하드웨어나 소프트웨어의 오버헤드가 크다. 반면에, 태스크들의 분배나 수행 순서를 프로그램을 컴파일 할 때의 정적으로 결정하는 정적 스케쥴링 기법을 사용하기 위해서는 각 태스크들의 수행시간이나 다른 태스크와의 통신량같은 특성들(프로파일이라고 정의함)이 미리 알려져 있어야 한다. 조건문이나 데이타 의존적인 반복구문의 경우에는 프로파일이 정적으로 정의될 수 없으므로 정적 스케쥴링 기법으로 다루기에 적합하지 않다. 본 논문에서는 스케쥴링 오버헤드를 최소화하기 위하여 이와같은 동적인 구문을 어떻게 컴파일 스케쥴링 기법에서 취급할 것인가를 살펴본다. 제안하는 기법을 각 동적구문의 특성에 대한 통계학적인 예측이 가능한 것을 가정하며 한 프로그램에서 동적인 구문의 비율이 크지 않은 경우에 효과적이다. To achieve the maximal utilization of resource in a multiprocessor system, we have to schedule tasks (actors of a dataflow graph) onto processors optimally. Scheduling consists of assigning tasks into processors and ordering them within the processors. While all scheduling decisions can be made at runtime, it costs too much runtime overhead to be adopted in most real systems. Hence, compile-time decisions are made for assigning and/or ordering tasks into processors in order to reduce the runtime overhead. Compile time decisions are based on the known profiles which are available for each task at compile time. The profile of a task, which is defined as the information necessary for scheduling, consists of, for example, execution time, communication patterns, and so on. However, a dynamic construct, such as a conditional and a data-dependent iteration, makes the profile of the task non-deterministic at run time. For those constructs, we have to assume the profiles somehow at compile-time. We illustrate how to determine the profiles of conditionals and data-dependent itertaions under the assumption that the runtime statistics are available at compile-time. Our decisions on the profiles of dynamic constructs are shown to be optimal under some bold assumptions, and expected to be near-optimal in most cases. We presents the preliminary results on the performance with synthetic examples.
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지연 시간 및 화질 제약이 있는 비디오 응용을 위한 에너지 최적화 기법
임채석,하순회 한국정보과학회 2004 정보과학회논문지 : 시스템 및 이론 Vol.31 No.10
This paper proposes an energy optimization technique for latency and quality constrained video applications. It consists of two key techniques: frame-skipping technique and buffering technique. While buffering increases the slack time utilization at the OS level, frame skipping increases the slack time itself at the application level, and both enhance the effectiveness of the dynamic voltage scaling technique. We use an H.263 encoder application as a test vehicle to which the proposed technique is applied. Experiments demonstrate that the proposed technique achieves noticeable energy reduction satisfying the given latency and video quality constraints. 이 논문은 지연 시간 및 화질 제약이 있는 비디오 응용을 위한 에너지 최적화 기법을 제안한다. 이는 두 가지 핵심 기법 - 프레임 생략 기법 및 버퍼링 기법 - 으로 구성되어있다. 버퍼링은 운영 체제 수준에서 유휴 시간 이용률을 증가시키고, 프레임 생략은 응용 수준에서 유휴 시간 자체를 증가시키며, 양쪽 모두 동적 전압 조절 기법의 효과를 향상시킨다. 이 논문에서는 제안한 기법을 적용하기 위해 H.263 부호기 응용을 사용한다. 실험에서는 제안한 기법이 주어진 지연 시간 및 화질 제약을 만족하면서 괄목할만한 에너지 절감을 얻을 수 있음을 보인다.
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가상 동기화 기법을 이용한 SystemC 통합시뮬레이션의 병렬 수행
이영민,하순회,권성남 한국정보과학회 2006 정보과학회논문지 : 시스템 및 이론 Vol.33 No.12
paper concerns fast and time accurate HW/SW cosimulation for MPSoC (Multi- Processor System-on-chip) architecture where multiple software and/or hardware components exist. It is becoming more and more common to use MPSoC architecture to design complex embedded systems. In cosimulation of such architecture, as the number of the component simulators participating in the cosimulation increases, the time synchronization overhead among simulators increases, thereby resulting in low overall cosimulation performance. Although SystemC cosimulation frameworks show high cosimulation performance, it is in inverse proportion to the number of simulators. In this paper, we extend the novel technique, called virtual synchronization, which boosts cosimulation speed by reducing time synchronization overhead: (1) SystemC simulation is supported seamlessly in the virtual synchronization framework without requiring the modification on SystemC kernel (2) Parallel execution of component simulatorswith virtual synchronization is supported. We compared the performance and accuracyof the proposed parallel SystemC cosimulation framework with MaxSim, a well-known commercial SystemC cosimulation framework, and the proposed one showed 11 times faster performance for H.263 decoder example, while the accuracy was maintained below 5%. 논문에서는 여러 개의 소프트웨어 혹은 하드웨어 컴포넌트가 존재하는 MPSoC(MultiprocessorSystem-on-a-chip) 아키텍처를 빠르면서도 정확하게 통합시뮬레이션 하는 내용을 다룬다. 복잡한 시스템을 설계하기 위해서 MPSoC 아키텍처가 점점 일반화되고 있는데, 이러한 아키텍처를 통합시뮬레이션 할 때는 시뮬레이터의 개수가 증가하고 그에 따라 시뮬레이터들 간의 시간 동기화 비용도 증가하므로 전체적인 통합시뮬레이션 성능이 감소된다. 최근의 통합시뮬레이션 연구들에 의해서 등장한 SystemC 통합시뮬레이션 환경이 빠른 성능을 보이고 있으나, 시뮬레이터의 개수가 증가할수록 성능은 반비례한다. 본 논문에서는 효율적인 시간동기를 통해 통합시뮬레이션의 성능을 증가시키는 기법인 가상동기화 기법을 확장하여, (1) SystemC 커널을 수정하지 않고도 가상 동기화 기법을 적용한 SystemC 통합시뮬레이션을 수행할 수 있고, (2) 병렬적으로 가상동기화 기법을 수행할 수 있게 하였다. 이를 통해 SystemC 통합시뮬레이션의 병렬적인 수행이 가능해졌는데, 널리 알려진 상용 SystemC 통합시뮬레이션 도구인 MaxSim과 비교하였을 때, H.263 디코더 예제의 경우 11배 이상의 성능 증가를 얻었고 정확도는 5% 이내로 유지되었다.
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