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양세양 대한전자공학회 1996 CAD 및 VLSI 설계연구회지 Vol.5 No.1
Redundancy removal in stuck-at fault test pattern generation makes test pattern to exist for every stuck-at fault, thereby enhances circuit testability. One of the important, but unanswered questions is whether every redundant circuit can be transformed into an redundant circuit that is at least as fast and is of equal or lesser area. As pointed out in [1], general redundancy removal techniques to obtain an irredundant circuit have a possibility to increase the critical delay of the circuit, thereby the resulting circuit could not be operated as fast as the initial one. In this paper, as a step toward answering this ultimate question, a new redundancy removal technique which guarantees to obtain an irredundant circuit that is at least as fast as the original redundant circuit is proposed. Unlike to the technique in [1], this new technique can keep the area increase during the timing-preserving redundancy removal process minimal.
양세양,김호중,백승수 부산대학교 1995 生産技術硏究所論文集 Vol.48 No.-
This paper presents an efficient search method for optimal state assignment of FSM's by Genetic Algorithm(GA). The GA operators, reproduction, crossover, and mutation, are effectively used to find the optimal binary codes with which the corresponding FSM could be implemented in minimal area. The effectiveness of the algorithm is demonstrated by extensive experimental results for a set of benchmark circuits. SAGA, our implementation of the algorithm, can be used to get optimal binary codes of FSM's realized in either multi-level or two-level. 본 논문에서는 유전자알고리듬에 의한 유한상태기의 최적 상태할당을 위한 효과적인 탐색 기법을 제안한다. 유전자알고리듬 연산자들, 재생산, 교환, 및 돌연변이를 적절히 사용하여 유한상태기가 최소한의 면적으로 구현 가능하도록 하는 최적 이진 코드를 찾을 수 있었다. 제안된 알고리듬의 효능은 벤치마크 회로를 이용한 심도있는 실험을 통하여 확인하였다. SAGA라고 명명된 본 논문에서 개발된 상태할당기는 다단회로나 이단회로로 유한상태기를 구현시에 최적의 이진 코드를 찾기 위하여 사용되어 질 수 있다.
양세양 대한전자공학회 2002 電子工學會論文誌-SD (Semiconductor and devices) Vol.39 No.4
As today's field programmable gate arrays have very large logic capacity as well as relatively fast operation speed, they're widely used in many application areas. However, debugging the design implemented in FPGA's is very time-consuming and painful as the internal signal probing usually requires large number of FPGA re-compilations, which take tremendously long time. In this paper, we analyze the problems in FPGA debugging and propose a new powerful debugging solution. With the proposed FPGA debugging solution, we can guarantee not only to provide 100% internal signal visibility without FPGA re-compilation for the design in FPGA's, but also to identify at least one design bug per FPGA compilation. An experimental result has clearly shown the proposed approach to FPGA debugging very powerful and practical. 최근의FPGA는 매우 높은 집적도와 빠른 동작속도 때문에 많은 응용분야에서 널리 사용되고 있다. 그러나, FPGA에 구현된 설계를 디버깅하는 과정은, FPGA의 내부에 존재하는 수많은 신호선들을 탐침 하는 과정이 매우 오랜 시간을 요하는 FPGA 재-컴파일을 최소 수 차례 이상 필요로 함으로서 많은 문제점을 가지고 있다. 본 논문에서는, 이와 같은 FPGA 디버깅의 문제점을 분석하고, 새로운 디버깅 방법을 제안한다. 제안되는 방법은 FPGA 내부에 존재하는 모든 신호선들에 대한 100% 탐침을 한 차례의 FPGA 재-컴파일 과정 없이도 수행하는 것을 가능하게 할 뿐만 아니라, 한번의 FPGA 컴파일 과정으로 최소 한 개의 설계 오류를 찾을 수 있도록 한다. 본 논문에서 제안된 방법은 실험을 통하여서도 매우 효과적이며 실용적임이 확인되었다.
양세양(Saeyang Yang) 한국정보과학회 1991 한국정보과학회 학술발표논문집 Vol.18 No.2
조합논리회로의 성능최적화를 위한 새로운 알고리듬을 제안한다. 즉 회로의 임계경로 지연시간을 줄여주기 위하여 회로 고장검출에서 쓰여져 왔던 redundancy 개념을 확대한 P-path redundancy 개념을 새로 도입하여 임계경로의 side input들의 redundancy를 제거함으로서 임계경로 지연시간이 최소화된 회로를 얻을 수 있다 또한 본 논문에서 제안된 방법은 논리회로 합성시의 기술독립적인(technology independent) 단계에서 뿐만 아니라 기술중속적인(technology dependent)단계에서도 적용이 가능하며 특정 delay model에 구애를 받지 않는다.