플래시 EEPROM 셀에서 ONON(oxide-nitride-oxide-nitride) Inter-Poly 유전체막의 신뢰성 연구

신봉조,박근형,Shin, Bong-Jo,Park, Keun-Hyung 대한전자공학회 1999 電子工學會論文誌, D Vol.d36 No.10

이 논문에서는 플래시 EEPROM 셀에서의 데이터 보존 특성을 개선하기 위해서 IPD(inter-poly-dielectrics) 층을 사용하는 새로운 제안에 관한 연구 결과들을 논의하였다. 이 연구를 위하여 약 10nm 두께의 게이트 산호막을 갖으며 또한 ONO 또는 ONON IPD 층을 갖는 적층형-게이트 플래시 EEPROM 셀들을 제작하였다. 측정 결과를 보면 ONO IPD 층을 갖는 소자들은 데이터 보존 특성이 심각하게 열화 되었으며, 그 특성의 활성화 에너지도 0.78 eV로 플래시 EEPROM 셀을 위하여 요구되는 최소 값(1.0 eV)보다 상당히 낮았다. 이는 구동 소자용 트랜지스터(peripheral MOSFET) 소자들의 게이트 산호막을 형성하기 위한 건열산화 공정 바로 직전에 실시하는 세정 공정 동안 IPD 층의 상층 산화막의 일부 또는 전부가 식각되었기 때문인 것으로 믿어진다. 반면에, ONON IPD 층을 갖는 소자들의 데이터 보존 특성은 상단히 (약 50% 이상) 개선되었으며 활성화 에너지도 1.1 eV인 것으로 나타났다. 이는 IPD 층에서 상층 산화막위에 있는 질화막이 그 세정 공정 동안 산화막이 식각되는 것을 방지해 주기 때문임에 틀림없다. In this paper, the results of the studies about a new proposal where the ONON(oxide-nitride-oxide-nitride) layer instead of the conventional ONO(oxide-nitride-oxide) layer is used as the IPD(inter-poly-dielectrics) layer to improve the data retention problem in the Flash EEPROM cell, have been discussed. For these studies, the stacked-gate Flash EEPROM cell with an about 10nm thick gate oxide and on ONO or ONON IPD layer have been fabricated. The measurement results have shown that the data retention characteristics of the devices with the ONO IPD layer are significantly degraded with an activation energy of 0.78 eV. which is much lower than the minimum value (1.0 eV) required for the Flash EEPROM cell. This is believed to be due to the partial or whole etching of the top oxide of the IPD layer during the cleaning process performed just prior to the dry oxidation process to grow the gate oxide of the peripheral MOSFET devices. Whereas the data retention characteristics of the devices with the ONON IPD layer have been found to be much (more than 50%) improved with an activation energy of 1.10 eV. This must be because the thin nitride layer on the top oxide layer in the ONON IPD layer protected the top oxide layer from being etched during the cleaning process.

트랜스콘덕터 기반 추아회로의 온도변화에 따른 카오스 다이내믹스

신봉조,송한정,Shin, Bong-Jo,Song, Han-Jung 한국전기전자재료학회 2012 전기전자재료학회논문지 Vol.25 No.9

In this paper, we designed a Chua's chaotic circuit using transcondcutor based nonlinear resistor. Proposed chaotic circuit consist of L, C, R and transcondcutor based Chua's diode. We performed SPICE simulation for chaotic dynamics such as time seriesform, frequency analysis and phase plane of the circuit. Chaotic dynamics of the circuit was analysed according to MOS size variation of the operational transconductance amplifier. Also, we performed SPICE circuit analysis for temperature dependance of the circuit. SPICE results showed that chaotic dynamics of the circuit varied according to the temperature variation and chaotic signals were generated in specific temperature conditions.

CMOS 공정을 이용한 무선인식 송수신 집적회로의 설계 및 제작

신봉조,박근형 한국전기전자재료학회 2003 전기전자재료학회논문지 Vol.16 No.10

This paper describes the design and implementation of a passive transponder chip for RFID applications. Passive transponders do not have their own power supply, and therefore all power required for the operation of a passive transponder must be drawn from the field of the reader. The designed transponder consists of a full wave rectifier to generate a dc supply voltage, a 128-bit mask ROM to store the information, and Manchester coding and load modulation circuits to be used for transmitting the information from the transponder to the reader. The transponder with a size 410 x 900 ${\mu}$m$^2$ has been fabricated using 0.65 ${\mu}$m 2-poly, 2-metal CMOS process. The measurement results show the data transmission rate of 3.9 kbps at RF frequency 125 kHz.

Flash EEPROM의 Inter-Poly Dielectric 막의 새로운 구조에 관한 연구

신봉조,박근형,Shin, Bong-Jo,Park, Keun-Hyung 대한전자공학회 1999 電子工學會論文誌, D Vol.d36 No.10

Flash EEPROM 셀에서 기존의 ONO 구조의 IPD를 사용하면 peripheral MOSFET의 게이트 산화막을 성장할 때에 사용되는 세정 공정을 인하여 ONO 막의 상층 산화막이 식각되어 전하 보존 특성이 크게 열화되었으나 IPD 공정에 ONON 막을 사용하면 그 세정 공정시에 상층 질화막이 상층 산호막이 식각되는 것을 방지시켜 줌으로 전하보존 특성이 크게 개선되었다. ONON IPD 막을 갖고 있는 Flash EEPROM 셀의 전화 보존 특성의 모델링을 위하여 여기서는 굽는(bake) 동안의 전하 손실로 인한 문턱전압 감소의 실험식으로 ${\Delta}V_t\; = \;{\beta}t^me^{-ea/kT}$을 사용하였으며, 측정 결과 ${\beta}$=184.7, m=0.224, Ea=0.31 eV의 값을 얻었다. 이러한 0.31 eV의 활성화 에너지 값은 굽기로 인한 문턱전압의 감소가 층간 질화막 내에서의 트립된 전자들의 이동에 의한 것임을 암시하고 있다. 한편, 그 모델을 사용한 전사 모사의 결과는 굽기의 thermal budget이 낮은 경우에 실험치와 잘 일치하였으나, 반면에 높은 경우에는 측정치가 전사 모사의 결과보다 훨씬 더 크게 나타났다. 이는 thermal budge가 높은 경우에는 프로그램시에 층간 질화막 내에 트립되어 누설전류의 흐름을 차단해 주었던 전자들이 빠져나감으로 인하여 터널링에 의한 누설전류가 발생하였기 때문으로 보여졌다. 이러한 누설전류의 발생을 차단하기 위해서는 ONON 막 중에서 층간 질화막의 두께는 가능한 얇게 하고 상층 산화막의 두께는 가능한 두껍게 하는 것이 요구된다. When the conventional IPD (inter-poly-dielctrics) layer with ONO(oxide-nitride-oxide) structure was used in the Flash EEPROM cell, its data retention characteristics were significanfly degraded because the top oxide of the ONO layer was etched off due to the cleaning process used in the gate oxidation process for the peripheral MOSFETs. When the IPD layer with the ONON(oxide-nitride-oxide-nitride) was used there, however, its data retention characteristics were much improved because the top nitride of the ONON layer protected the top oxide from being etched in the cleaning process. For the modelling of the data retention characteristics of the Flash EEPROM cell with the ONON IPD layer, the decrease of the threshold voltage cue to the charge loss during the bake was here given by the empirical relation ${\Delta}V_t\; = \;{\beta}t^me^{-ea/kT}$ and the values of the ${\beta}$=184.7, m=0.224, Ea=0.31 eV were obtained with the experimental measurements. The activation energy of 0.31eV implies that the decrease of the threshold voltage by the back was dur to the movement of the trapped electrons inside the inter-oxide nitride layer. On the other hand, the results of the computer simulation using the model were found to be well consistent with the results of the electrical measurements when the thermal budget of the bake was not high. However, the latter was larger then the former in the case of the high thermal budger, This seems to be due to the leakage current generated by the extraction of the electrons with the bake which were injected into the inter-oxide niride later and were trapped there during the programming, and played the role to prevent the leakage current. To prevent the generation of the leakage current, it is required that the inter-oxide nitride layer and the top oxide layer be made as thin and as thick as possible, respectively.

Flash EEPROM에서 부유게이트의 도핑 농도가 소거 특성에 미치는 영향

이재호,신봉조,박근형,이재봉,Lee, Jae-Ho,Shin, Bong-Jo,Park, Keun-Hyung,Lee, Jae-Bong 대한전자공학회 1999 電子工學會論文誌, D Vol.d36 No.11

Flash EEPROM에서 칩 전체나 또는 칩의 한 블록에 속에 있는 모든 셀들의 소거는 Fowler-Nordheim (FN) 터널링 방식을 사용하여 일괄적으로 수행되고 있다. 이러한 FN 터널링에 의한 소거는 self-limited 공정이 아니기 때문에 일부의 셀들이 심하게 과소거되는 문제가 자주 발생하고 있다. 본 논문에서는 이러한 과소거 문제를 해결하기 위한 부유게이트의 최적 도핑 농도에 관하여 연구하였다. 이러한 연구를 위하여 다양한 도핑 농도를 갖는 n-type MOSFET과 MOS 커패시터를 제작하였고, 이 소자들의 전기적인 특성들을 측정 및 분석하였다. 실험 결과, 부유게이트의 도핑 농도가 충분히 낮다면 ($1.3{\times}10^{18}/cm^3$ 이하) 과소거가 방지될 수 있음을 볼 수 있었다. 이는, 소거시 부유게이트에 저장되었던 전자들의 대부분이 빠져나가면 부유게이트에 공핍층이 형성되어 부유게이트와 소스 사이의 전압 차가 감소하고 따라서 소거가 자동적으로 멈추기 때문이라고 판단된다. 반면에 부유게이트의 도핑 농도가 너무 낮을 경우 ($1.3{\times}10^{17}/cm^3$ 이하)에는 문턱 전압과 gm의 균일도가 크게 나빠졌는데, 이는 부유게이트에서 segregation으로 인한 불순물의 불균일한 손실에 의한 것이로 판단된다. 결론적으로 Flash EEPROM에서 과소거 현상을 방지하고 균일한 문턱 전압과 gm을 갖기 위한 최적의 부유게이트의 도핑 농도는 $1.3{\times}10^{17}/cm^3$에서 $1.3{\times}10^{18}/cm^3$의 범위인 것으로 발견되었다. All the cells on the whole memory array or a block of the memory array in the Flash EEPROM's are erased at the same time using Fowler-Nordheim (FN) tunneling. some of the cels are often overerased since the tunneling is not a self-limited process. In this paper, the optimum doping concentration of the floating gate solve the overerase problem has been studied. For these studies, N-type MOSFETs and MOS capacitors with various doping concentrations of the gate polysilicon have been fabricated and their electrical characteristics have been measured and analyzed. As the results of the experiment, it has been found that the overerase problem can be prevented if the doping concentration of the floating gate is low enough (i.e. below $1.3{\times}10^{18}/cm^3$). It is because the potential difference between the floating gate and the source is lowered due to the formation of the depletion layer in the floating gate and thus the erasing operation stops by itself after most of the electrons stored in the floating gate are extracted. On the other hand, the uniformity of the Vt and the gm has been significantly poor if the coping concentration of the floating, gate is too much lowered (i.e. below $1.3{\times}10^{17}/cm^3$), which is believed to be due to nonuniform loss of the dopants from the nonuniform segregation in the floating gate. Consequently, the optimum doping concentration of the floating gate to suppress the overerase problem and get the uniform Vt and has been found to range from $1.3{\times}10^{17}/cm^3$ to $1.3{\times}10^{18}/cm^3$ in the Flash EEPROM.

Metal Antenna 효과로 인한 게이트 산화막에서 정공 포획에 관한 연구

김병일,이재호,신봉조,이형규,박근형 대한전자공학회 1999 電子工學會論文誌, D Vol.d36 No.3

최근, 플라즈마 공정에 의해 발생하는 게이트 산화막의 손상은 게이트 산화막의 두께가 10nm이하로 감소함에 따라서 가정 중요한 신뢰성 문제들 중의 하나가 되고 있다. 플라즈마로 인한 손상은 metal 안테나 테스트 구조들을 가지고 연구되었다. Metal 안테나를 가지고 있는 NMOS에서 플라즈마로 인한 전하 축적으로 말미암아 10nm의 게이트 산화막에 전자 포획뿐만 아니라 정공 포획이 발생하는 것이 관측되었다. 정공포획은 전자 포획의 경우와 유사하게 transconductance(gm)의 감소를 일으키기는 하지만, 그 정도가 훨씬 적었다. 이는 플라즈마로 인한 축적이 정공 포획이 발생한 소자의 게이트 산화막에 가한 전기적 stress 가 전자 포획이 발생한 소자의 경우보다 훨씬 적었기 때문일 것이다. 이 이론은 산화막에서의 Fowler-Nordheim 전류 특성을 측정한 결과들에 의해 입증되었다. Recently, the gate oxide damage induced by the plasma processes has been one of the most significant reliability issues as the gate oxide thickness falls below 10 nm. The plasma-induced damage was studied with the metal antenna test structures. In addition to the electron trapping, the hole trapping in a 10 nm thick gate oxide due to the plasma-induced charging was observed in the NMOS's with a metal antenna. The hole trapping caused the transconductance (gm) to be reduced like the case of the electron trapping, but to the extent much less than the electron trapping. It would be because the electrical stress that the plasma-induced charging forced to the gate oxide for the devices with the hole trapping was much smaller than for those with the electron trapping. This hypothesis was strongly supported by the measured characteristics of the Fowler-Nordheim current in the gate oxide.

오존 산화가 DRAM 셀의 콘택 저항에 미치는 영향

최재승,이승욱,신봉조,박근형,이재봉 한국전기전자재료학회 2004 전기전자재료학회논문지 Vol.17 No.2

In this paper, the effects of the ozone oxidation of the landing polycrystalline silicon on the cell contact resistance of the DRAM device were studied. For this study, the ozone oxidation of the landing polycrystalline silicon layer was performed under various conditions, which was followed by the normal DRAM processes. Then, the cell contact resistance and $t_{WR}$ (write recovery time) of the devices were measured and analyzed. The experimental results showed that the cell contact resistance was more significantly increased for higher temperature of oxidation, longer time of oxidation, and higher concentration of ozone in the oxidation furnace. In addition, the TEM cross-sectional micrographs clearly showed that the oxide layer at the interface between the landing polycrystalline silicon layer and the plug polycrystalline silicon layer was increased by the ozone oxidation. Furthermore, the rate of the device failure due to too large write recovery time was also found to be well correlated with the increase of the cell contact resistance.

13.56 MHz RFID 태그 집적회로 설계

윤남원,권영준,신봉조,박근형,Youn, Nam-Won,Kwon, Young-Jun,Shin, Bong-Jo,Park, Keun-Hyung 한국전기전자재료학회 2005 전기전자재료학회논문지 Vol.18 No.4

The RFID tag IC has been presently abstracting great attention in the world because it can be one of the important sensor elements in the ubiquitous sense network in the future. The 125 kHz and 13.56 MHz RFID tag IC's have already been developed and now widely used in the world and the UHF band tag IC is under development. Domestically, the development of the 125 kHz tag IC was reported before, but there has been no report about the development of the 13.56 MHz tag IC up to now. In this paper, the results of the design, fabrication and measurement of a 13.56 MHz tag IC are discussed. The digital and the analog circuits for the chip were designed and the chip was fabricated using 0.35 ㎛ standard CMOS technology and measured with a separately prepared reader. It was found from the measurement results that it operated properly within 8 cm range of the reader.

Metal Antenna 효과로 언한 게이트 산화막에서 정공 포획에 관한 연구

김병일(Byeong Il Kim),신봉조(Bong Jo Shin),박근형(Keun Hyung Park),이형규(Hyung Gyoo Lee) 대한전자공학회 1998 대한전자공학회 학술대회 Vol.1998 No.11

암호통신 응용을 위한 전압제어형 카오스 신호 발생회로

주계초(Zhou, Jichao),신봉조(Shin, Bong-Jo),송한정(Song, Han-Jung) 한국산학기술학회 2012 한국산학기술학회논문지 Vol.13 No.9

본 논문에서는 암호통신을 위한 전압 제어형 카오스 신호 발생회로를 설계하였다. 제안하는 회로는 3개의 MOS 소자로 이루어지는 비선형 함수 블록과 소스 팔로워를 버퍼로 하는 이산형 카오스 신호 발생회로로, 비겹침 2 상 클럭으로 구동되며, 2개의 제어전압 단자를 가진다. 제안된 회로는 SPICE 모의실험을 통하여 시간특성, 주파수특 성 및 분기도 등의 여러 가지 카오스 다이내믹스가 생성됨을 확인하였다. This paper presents a chaotic circuit with voltage controllability for secure communication applications. The proposed circuit which has two control voltages consists of the nonlinear function block(NFB) with three MOS transistors, one source follower and non-overlapping two-phase clock generator for sample and hold. By SPICE simulation, chaotic dynamics such as time waveform, frequency analysis and bifurcations were analyzed. SPICE results showed that proposed circuit can make various chaotic signals by control voltage.