http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
- 中文 을 입력하시려면 zhongwen을 입력하시고 space를누르시면됩니다.
- 北京 을 입력하시려면 beijing을 입력하시고 space를 누르시면 됩니다.
RISS 인기검색어
- 검색키워드
- 저자 : 박원경(Won Kyeong Park) (검색결과 4 건)
- 무료
- 기관 내 무료
- 유료
-
박원경(Won Kyeong Park),김지만(Ji Man Kim),허윤석(Yun Seok Heo),박용수(Yong Su Park),송한정(Han Jung Song) 대한전자공학회 2011 電子工學會論文誌 IE (Industry electronics) Vol.48 No.4
본 논문에서는 LDO 레귤레이터의 공정변화에 따른 특성변화를 1 ㎛ 20 V 고 전압 CMOS 공정을 사용하여 시뮬레이션 하였다. 공정변화에 따른 3종류의 SPICE 파라미터(문턱전압과 실효채널길이가 평균적인 Typ(typical), 평균 이하인 FF(fast), 평균 이상인 SS(slow) 파라미터)를 LDO 레귤레이터 시뮬레이션에 활용하였다. 시뮬레이션 결과,SS 파라미터 사용의 경우, 라인레귤레이션이 3.6 ㎷/V, 부하 레귤레이션이 0.4 ㎷/㎃, 부하전류 변화에 따른 출력전압이 안정화되는 시간이 평균 0.86 ㎲였다. 그리고 Typ 파라미터 사용의 경우, 라인 레귤레이션이 4.2 ㎷/V, 부하 레귤레이션이 0.44 ㎷/㎃, 부하전류 변화에 따른 출력전압이 안정화되는 시간이 평균 0.62 ㎲였다. 마지막으로 FF 파라미터 사용의경우 라인 레귤레이션이 7.0 ㎷/V, 부하 레귤레이션이 0.56 ㎷/㎃, 부하전류 변화에 따른 출력전압이 안정화되는 시간이 평균 0.27 ㎲였다. 향후, 이러한 공정변화에 따른 회로 특성의 변화를 고려한 효율적 회로설계가 필요할 것으로 사료된다. In this paper, we have examined electrical characteristics of LDO regulator according to the process variation using a 1 ㎛ 20 V high voltage CMOS process. The electrical analysis of LDO regulator have been performed with three kind of SPICE parameter sets (Typ : typical, FF : fast, SS : slow) by process variation which cause change of SPICE parameter such as threshold voltage and effective channel length of MOS devices. From simulation results, we confirmed that in case of SS type SPICE parameter set, the LDO regulator has 3.6 ㎷/V line regulation, 0.4 ㎷/㎃ load regulation and 0.86 ㎲ output voltage settling time. And in case of Typ type SPICE parameter set, the LDO regulatorhas 4.2 ㎷/V line regulation, 0.44 ㎷/㎃ load regulation and0.62 ㎲ output voltage settling time. Finally, in the FF type SPICE parameter set, the LDO regulator has 7.0 ㎷/V line regulation, 0.56 ㎷/㎃ load regulation and 0.27 ㎲ output voltage settling time.
-
박원경(Won Kyeong Park),이수진(Su Jin Lee),박용수(Yong Su Park),송한정(Han Jung Song) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.10
본 논문에서는 고속 PMIC(Power Management Integrated Circuit) 회로를 위한 저전압 입력 보호기능을 가지는 UVLO(Under Voltage Lock Out) 기능이 탑재된 LDO(Low Drop-Out) 레귤레이터를 설계하였다. 설계된 LDO 레귤레이터는 밴드갭 기준전압 회로, 오차 증폭회로, 파워 트랜지스터 등으로 이루어지진다. LDO 레귤레이터는 5 V 전원전압으로부터 3.3V 출력을 갖도록 설계되었으며, 저전압 입력보호 기능을 하는 UVLO 회로는 전원부와 파워 트랜지스터 사이에 삽입된다. 또한 UVLO는 5 V 구동전압에서, 하강 시 2.7 V 에서 LDO 레귤레이터 동작을 멈추게 하고, 구동전압 상승 시 4.0 V 에서 LDO 레귤레이터가 정상 동작한다. 1 ㎛ 20 V 고전압 CMOS 공정을 사용하여 모의실험 한 결과, 설계한 LDO 레귤레이터는 5.88 mV/V의 라인레귤레이션을 가지고, 부하전류가 0 mA에서 200 mA로 변할 때 27.5 uV/mA의 로드레귤레이션을 보였다. This paper presents a design of the CMOS LDO regulator with a UVLO protection function for a high speed PMIC. Proposed LDO regulator circuit consists of a BGR reference circuit, an error amplifier and a power transistor and so on. UVLO block between the power transistor and the power supply is added for a low input protection function. Also, UVLO block showed normal operation with turn-off voltage of 2.7V and turn-on voltage of 4 V in condition of 5 V power supply. Proposed circuit generated fixed 3.3 V from a supply of 5V. From SPICE simulation results using a 1 ㎛ high voltage CMOS technology, simulation results were 5.88 mV/V line regulation and 27.5 uV/mA load regulation with load current 0 mA to 200 mA.
-
LED 구동 IC를 위한 레벨 시프터 방식의 전하펌프 회로 설계
박원경,박용수,송한정,Park, Won-Kyeong,Park, Yong-Su,Song, Han-Jung 한국전기전자재료학회 2013 전기전자재료학회논문지 Vol.26 No.1
In this paper, we designed a charge pump circuit using level shifter for LED driver IC. The designed circuit makes the 15 V output voltage from the 5 V input in condition of 50 kHz switching frequency. The prototype chip which include the proposed charge pump circuit and its several internal sub-blocks such as oscillator, level shifter was fabricated using a 0.35 um 20 V BCD process technology. The size of the fabricated prototype chip is 2,350 um ${\times}$ 2,350 um. We examined performances of the fabricated chip and compared its measured results with SPICE simulation data.
-
ScienceON
DBpia연관 검색어 추천
이 검색어로 많이 본 자료
활용도 높은 자료
