SOC 시스템 설계를 위한 파이프라인 버스 스케쥴링 알고리즘

류광기 한밭대학교 2005 한밭대학교 논문집 Vol.22 No.-

In this paper, automatic bus scheduling algorithm for bus-intensive SOC system design is proposed. In the initial stage of SOC design, the target system is partitioned into hardware and software and the system designer analyzes the system performance such as power, clock speed, bus width, and cycle estimation. The proposed bus scheduler is very useful for the estimation of the system performance in terms of the total number of bus cycles, the number of pipeline. In order to prove the efficiency of proposed algorithm, proposed bus scheduler was applied to the design of MPEG-4 codec system. Experimental results show that proposed scheduler produce the better result than that of manual design by the expert.

비동기 회로 설계를 위한 해저드 제거 기법

류광기 한밭대학교 2004 한밭대학교 논문집 Vol.21 No.-

In this paper, a new function hazard elimination algorithm is proposed for the area minimization of asynchronous circuit design. In previous approach, function hazard is eliminated by using state graph which is obtained from the state assignment on STG representing transition among signals. This algorithm can use conventional hazard removal and synthesis method used in synchronous system, but it has much computational complexity and takes much time to handle the state graph. Although hazard elimination algorithm without STG was proposed, it could not consider the area overhead due to the addition of new signals. The proposed algorithm eliminate function hazard directly on STG and control the number of on-set and product term of added signal in order to minimize area overhead. Experimental results on benchmark test data shows that circuit area after hazard elimination decreases about 15% on the average than that of previous method.

Min-cut / slicing 방식에 의한 floor-planner ( A floor-planner using the min-cut / slicing method )

류광기,강병익,이건배,정정화 대한전자공학회 1988 대한전자공학회 학술대회 Vol.1988 No.1

Pseuco-Exhautive 테스트를 위한 새로운 휴리스틱 회로 분할 기법

류광기,황춘식 陸軍士官學校 1999 한국군사학논집 Vol.55 No.-

The efficient heuristic circuit partitioning technique for pseudo-exhaustive test is proposed in this paper. New cost-function named effective articulation value and modified articulation value are developed, which are based on the concept of articulation point. The effective articulation value is the measure of the effect to convert the bad set nodes in the fanout cone of one node to good set nodes. The modified articulation value is the measure of the reduction of the dependency of entire circuit. By the use of the two cost functions, the node is selected in order to reduce the dependency as much as possible and place a segmentation cell, which reduce the test pattern length of the entire circuit. Experimental results on combinational and sequential ISCAS benchmark circuits validate the efficiency and quality of our approach.

VHDL Code Coverage Checker for Reliable IP Design

Ryoo, Kwang Ki 한밭대학교 2003 한밭대학교 논문집 Vol.20 No.-

코드 커버리지 검사기는 설계에 대한 시뮬레이션의 완벽성을 정략적으로 검사하고 테스트함으로써 설계의 질을 향상시키는 도구로 최근 많은 연구가 진행되고 있다. 본 논문에서는 VHDL 설계 코드의 코드 커버리지를 계산하기 위한 새로운 코드 추가 방법을 제안하고, 코드 삽입으로 인한 전체 시뮬레이션 시간의 증가를 억제하기 위하여 추가 코드 최적화를 위한 알고리즘을 제시하였다. 실험 결과로부터 전형적인 설계 도구보다 실행 시간 측면에서 30-36% 빠른 효과를 확인하였다. Application of code coverage in design verification, a method which enables designers to improve design quality and reduce the time-to-market delay by providing a means for design testing and a quantitative measure of simulation completeness, is rapidly gaining in popularity. In this paper, in order to supplement this methodology, a VHDL code coverage tool was developed, and a novel instrumentation method for eliminating simulation overhead is proposed. This technique was shown to enable coverage-directed verification with a minimum amount of extra simulation time. The experimental results showed that the new method has an execution time 30-36% faster than that of the conventional algorithm.

A Bounded Skew Clock Routing for High Performance ICs

Ryoo, Kwang Ki 한밭대학교 2003 한밭대학교 논문집 Vol.20 No.-

클럭 스큐는 동기식 집적회로의 고속 동작을 제한하는 중요한 요소 중의 하나이다. 따라서, 전체 배선장, 지연 시간과 같은 비용을 최소화하면서 규정된 스큐 범위내로 클럭 스큐를 유지하는 것은 대단히 중요한 설계 문제이다. 본 논문에서는 기존의 클락 배선 방법과 달리 클락 트리의 싱크에 연결에지를 추가하여 일반적인 그래프 형태의 클락 네트를 구성하여 주어진 클락 스큐 범위를 만족하면서, 동시에 총 배선 길이도 최소화하는 클락 배선 방법을 제안한다. 또한 클락 스큐 범위를 만족시키면서 지연 시간을 감소시키기 위한 배선 토폴로지와 배선 폭 조절 방법을 제시한다. The clock skew is one of the major constraints for high-speed operation of synchronous integrated circuits. Therefore, it is very important to reduce the clock skew under the specified skew bound, while minimizing the cost such as total wire length and delay. In this paper, a new efficient bounded clock skew routing method is described, which generalizes the well-known bounded skew tree method by allowing loops, i.e., link-edges can be inserted to a clock tree when they are beneficial to reduce the clock skew and/or the wire length. Furthermore, routing topology construction and wire sizing is used to reduce clock delay.

An Efficient Circuit Partitioning Using Iterative Improvement Technique

Ryoo, Kwang-Ki 한밭대학교 정보통신전문대학원 2004 정보통신전문대학원 논문집 Vol.2 No.1

In this paper, we present a fast and efficient iterative improvement partitioning technique for VLSI circuits and hybrid bucket structures on its implementation. Due to their time efficiency, IIP algorithms are widely used in VLSI circuit partition. As the performance of these algorithms depends on choices of moving cells, various methods have been proposed. In particular, the cluster-removal algorithm by Dutt significantly improved partition quality. We indicate the weakness of previous algorithms using a uniform method for the choice of cells during improvement. To solve this problem, we propose a new IIP technique that selects the method for choice of cells according to improvement status and presents hybrid bucket structures for easy implementation. The time complexity of the proposed algorithm it the same as the FM method, and the experimental results on ACM/SIGDA benchmark circuits show improvement up to 33-44%, 45-50% and 10-12% in cutsize over FM, LA-3 and CLIP respectively.

모바일 시스템을 위한 저전력 HEVC 루프 내 필터의 디블록킹 필터 하드웨어 설계

박승용,류광기,Park, Seungyong,Ryoo, Kwangki 한국정보통신학회 2017 한국정보통신학회논문지 Vol.21 No.3

본 논문에서는 모바일 시스템을 위한 저전력 HEVC(High Efficiency Video Coding) 루프 내 필터의 디블록킹 필터 하드웨어 구조를 제안한다. HEVC의 디블록킹 필터는 영상압축 시 발생한 블록화 현상을 제거한다. 현재 다양한 모바일 시스템에서 UHD 영상 서비스를 지원하지만 전력 소모가 높은 단점이 있다. 제안하는 저전력 디블록킹 필터 하드웨어 구조는 필터를 적용하지 않을 때 내부 모듈에 클록을 차단하여 전력 소모를 최소화 하였다. 또한, 낮은 동작 주파수에서 높은 처리량을 위해 4개의 병렬 필터 구조를 가지며, 각 필터는 4단 파이프라인으로 구현하였다. 제안하는 디블록킹 필터 하드웨어 구조는 65nm CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 52.13K개의 게이트로 구현되었다. 또한, 110MHz의 동작 주파수에서 8K@84fps의 실시간 처리가 가능하며, 동작 전력은 6.7mW이다. In this paper, we propose a deblocking filter hardware architecture for low-power HEVC (High-Efficiency Video Coding) in-loop for mobile systems. HEVC performs image compression on a block-by-block basis, resulting in blockage of the image due to quantization error. The deblocking filter is used to remove the blocking phenomenon in the image. Currently, UHD video service is supported in various mobile systems, but power consumption is high. The proposed low-power deblocking filter hardware structure minimizes the power consumption by blocking the clock to the internal module when the filter is not applied. It also has four parallel filter structures for high throughput at low operating frequencies and each filter is implemented in a four-stage pipeline. The proposed deblocking filter hardware structure is designed with Verilog HDL and synthesized using TSMC 65nm CMOS standard cell library, resulting in about 52.13K gates. In addition, real-time processing of 8K@84fps video is possible at 110MHz operating frequency, and operation power is 6.7mW.

남북한 ICT 분야 국가표준의 비교·분석 연구

김서경,류광기 국제차세대융합기술학회 2021 차세대융합기술학회논문지 Vol.5 No.2

표준은 국가의 사회적·경제적 기준과 규범을 의미하며 사회·경제적 효율화를 촉진하고 산업·경제·문화 등 전 분야에 걸쳐 적용되어 사회통합의 보이지 않는 역할을 담당한다. 하지만 남북 분단 70년 동안 상호 표준에 대 한 교류가 중단되며 남북 표준체계의 이질화가 발생하였고 장기화에 따라 심화·고착되어 가고 있다. 남북 표준의 이질화는 남북 경제협력에서 생산·거래 비용을 증가시키고 연구개발 중복 투자 등과 같은 문제에 따라 산업·경제 적 손실이 발생될 우려가 높다. 최근 입수한 북한의 ICT 분야 국가표준(KPS)과 국제표준(ISO/IEC) 및 남한 산 업표준(KS)과의 이질화 실태(적용 범위 및 주요내용 등)를 비교·분석해 정량화 한 결과 남북 표준의 부합률은 15.0%에 불과함으로써 표준 통일을 위한 표준협력이 시급한 것으로 나타났다. 본 연구 결과는 관련 연구 및 정책 추진을 위한 근거로 활용될 수 있을 것이다. Standards refer to national social and economic standards and norms. It promotes the efficiency of society and economy and plays an invisible role in social integration as it is applied throughout all fields, such as industry, economy, culture, etc. However, during the 70 years of the division of the two Koreas, the standardization system has occurred and is intensifying with the prolonged period. The heterogeneity of standards is feared to increase production and transaction costs and cause industrial and economic losses in inter-Korean economic cooperation. According to an analysis of the mutual heterogeneity of ICT national standards between the two Koreas, standard cooperation is urgent as the conformity rate is only 15%.

고성능 HEVC 복호기를 위한 효율적인 32×32 역변환기 설계

한금희,류광기,Han, Geumhee,Ryoo, Kwangki 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.4

본 논문에서는 고성능 HEVC 복호기를 위한 효율적인 $32{\times}32$ 역변환기 하드웨어 구조를 제안한다. HEVC는 4k, 8k 이미지와 같이 기존의 이미지코덱에 비해 훨씬 더 큰 크기의 이미지를 처리할 수 있는 새로운 영상 압축 표준이다. 큰 이미지의 데이터를 효과적으로 처리하기 위해 다양한 새 블록 구조를 채택하였으며, 이 블록들은 $4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$으로 구성되었다. 이 논문에서는 $32{\times}32$ 역변환기의 효과적인 구조를 제안하며, 역변환기의 구조는 $32{\times}32$ 행렬을 $16{\times}16$ 행렬로 재구성하고 쉬프트와 덧셈기로 구성된 곱셈기를 사용하여 연산을 단순화 하였으며 멀티 사이클 패스를 구현하여 낮은 주파수에서도 동작이 가능하도록 설계하였다. 또한 HEVC 코덱의 다양한 크기의 변환이나 순방향 변환 블록에 쉽게 적용할 수 있다. In this paper, an efficient hardware architecture is proposed for $32{\times}32$ inverse transform HEVC decoder. HEVC is a new image compression standard to deal with much larger image sizes compared with conventional image codecs, such as 4k, 8k images. To process huge image data effectively, it adopts various new block structures. Theses blocks consists of $4{\times}4$, $8{\times}8$, $16{\times}16$, and $32{\times}32$ block. This paper suggests an effective structures to process $32{\times}32$ inverse transform. This structure of inverse transform adopts the decomposed $16{\times}16$ matrixes of $32{\times}32$ matrix, and simplified the operations by implementing multiplying with shifters and adders. Additionally the operations frequency is downed by using multicycle paths. Also this structure can be easily adopted to a multi-size transform or a forward transform block in HEVC codec.