고속 저전력 VLSI를 위한 가변 샘플링 윈도우 플립-플롭의 설계

신상대,공배선,Shin Sang-Dae,Kong Bai-Sun 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.8

본 논문에서는 전력소모 감소 및 강건성 (robustness) 향상을 위한 새로운 구조의 플립-플롭을 제안한다. 가변 샘플링 윈도우 플립-플롭(Variable sampling window flip-flop, VSWFF)은 입력 데이터에 따라 샘플링 윈도우의 폭을 변화시켜 강인한 데이터-래치 동작을 제공할 뿐 아니라 더욱 짧은 hold time을 갖는다. 또한, 이 플립-플롭은 입력 스위칭 행위(input switching activity)가 큰 경우에 기존의 저전력 플립-플롭보다 내부 전력소모를 감소시킬 수 있다. 클럭 진폭 감쇄형 가변 샘플링 윈도우 플립-플롭(Clock swing-reduced variable sampling window flip-flop, CSR-VSWFF)은 작은 스윙 폭의 클럭을 사용함으로써 클럭분배망(clock distribution network)의 전력소모를 감소시킬 수 있다. 기존의 클럭 진폭 감쇄형 플립-플롭(Reduced clock swing flip-flop, RCSFF)과 달리, 제안된 플립-플롭은 공급전압만으로 동작하므로 고전압의 발생 및 분배로 인한 설계 상의 비용증가를 제거한다. 시뮬레이션 결과, 기존의 플립-플롭과 비교하여 더욱 좁은 샘플링 윈도우에서도 불변의 지연값(latency) 을 유지하고 전력-지연 곱(power-delay product, PDP)이 개선됨을 확인하였다. 제안된 플립-플롭의 성능을 평가하기 위하여 $0.3\mu m$ CMOS 공정기술을 이용하여 테스트 칩을 설계하였으며, 실험 결과, VSWFF는 입력 스위칭 행위가 최대일 때 전력소모가 감소하며 CSR-YSWFF를 이용하여 설계된 동기 카운터는 부가 고전압의 사용 없이 전력소모가 감소됨을 확인하였다. This paper describes novel flip-flops with improved robustness and reduced power consumption. Variable sampling window flip-flop (VSWFF) adjusts the width of the sampling window according to input data, providing robust data latching as well as shorter hold time. The flip-flop also reduces power consumption for higher input switching activities as compared to the conventional low-power flip-flop. Clock swing-reduced variable sampling window flip-flop (CSR-VSWFF) reduces clock power consumption by allowing the use of a small swing clock. Unlike conventional reduced clock swing flip-flops, it requires no additional voltage higher than the supply voltage, eliminating design overhead related to the generation and distribution of this voltage. Simulation results indicate that the proposed flip-flops provide uniform latency for narrower sampling window and improved power-delay product as compared to conventional flip-flops. To evaluate the performance of the proposed flip-flops, test structures were designed and implemented in a $0.3\mu m$ CMOS process technology. Experimental result indicates that VSWFF yields power reduction for the maximum input switching activity, and a synchronous counter designed with CSR-VSWFF improves performance in terms of power consumption with no use of extra voltage higher than the supply voltage.

PWM 방식 벅 컨버터의 빠른 과도응답 기술

석진민,서정덕,공배선,Seok, Jinmin,Suh, Jung-Duk,Kong, Bai-Sun 한국전기전자학회 2016 전기전자학회논문지 Vol.20 No.1

PWM buck converters usually use a type-III error amplifier. Since this amplifier has a big capacitor with slow slew rate, they can generate an unintended large overshoot/undershoot at the output when a large load current change occurs. They can also respond slowly by varying the reference voltage. In order to increase battery lifetime, power supplies require a various range of load current and output voltage. PWM buck converter also should have a characteristic of both fast load response and reference tracking. This paper surveys a few recent techniques for reducing the settling time, and discusses their merits and limitations. PWM 벅 컨버터는 3형 오차 보상기를 주로 사용하고 있다. 이 오차 보상기는 낮은 슬루율을 갖게 하는 큰 커패시터로 인해, 부하 전류의 과도응답이 발생하였을 때 부하 전압에 의도하지 않은 큰 오버슈트와 언더슈트를 발생시킨다. 또한 기준전압을 변화시켰을 때의 변화에도 느리게 응답한다. 전원장치의 효율적인 사용을 위해 다양한 부하 전류와 전압이 요구되고 있고, PWM 벅 컨버터 역시 부하 전류 변화와 기준 전압 변화에 따른 부하 전압의 빠른 응답특성을 가져야 한다. 본 논문은 PWM 벅 컨버터의 응답시간을 늘이기 위한 여러 가지 빠른 과도응답 기술들의 동작 방식과 이들 방법이 갖고 있는 장점, 한계점들을 소개한다.

스윙폭 조절이 가능한 전하 재활용 벅 컨버터

서정덕(Jung-Duk Suh),공배선(Bai-Sun Kong) 대한전자공학회 2017 대한전자공학회 학술대회 Vol.2017 No.6

읽기 전력 감소를 위한 SRAM Cell 설계

김민환(Min Hwan Kim),공배선(Bai-Sun Kong) 대한전자공학회 2017 대한전자공학회 학술대회 Vol.2017 No.6

LCD 구동 IC를 위한 Power-Up 순차 스위치를 가진 Latch-Up 방지 기술

최병호(Byung-Ho Choi),공배선(Bai-Sun Kong),전영현(Young-Hyun Jun) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.6

액정 구동 IC에서 발생하는 기생 p-n-p-n 회로의 래치업 문제를 개선하기 위해 power-up 순서상에 순차 스위치를 삽입하는 방법을 제안하였다. 제안된 순차 스위치는 2차-승압회로와 3차-승압회로 내에 삽입되며, power-up 순서상에서 해당 승압회로가 동작하기 전에 기생 p-n-p-n 회로의 분리된 에미터-베이스 단자를 순차적으로 연결하게 된다. 제안된 구조의 성능을 검증하기 위해 0.13-um CMOS 공정을 이용하여 테스트 IC를 설계 제작하였다. 측정 결과, 기존의 경우 50℃에서 액정 구동 전압이 VSS로 수렴하면서 과전류를 동반하며 래치업 모드로 진입하였으나, 제안 회로를 삽입한 경우는 고온(100℃)에서도 정상전류 0.9㎃와 정상 액정 구동 전압을 나타내어 래치업이 방지되고 있음을 확인하였다. In this paper, novel latch-up prevention method that employs power-up sequential switches has been proposed to relieve latch-up problem in liquid crystal display (LCD) driver ICs. These sequential switches are inserted in the 2'nd and 3'rd boosting stages, and are used to short the emitter-base terminals of parasitic p-n-p-n circuit before relevant boosting stages are activated during power-up sequence. To verify the performance of the proposed method, test chips were designed and fabricated in a 0.13-um CMOS process technology. The measurement results indicated that, while the conventional LCD driver IC entered latch-up mode at 50℃ accompanying a significant amount of excess current, the driver IC adopting the proposed method showed no latch-up phenomenon up to 100℃ and maintained normal current level of 0.9㎃.

고속 저전력 결정-피드백 이퀄라이저 기술 동향

민웅기(Woong-Ki Min),공배선(Bai-Sun Kong) 한국전기전자학회 2016 전기전자학회논문지 Vol.20 No.3

고속 인터페이스에서 채널 대역폭에 의해 생기는 ISI는 최대 데이터 전송속도를 제한한다. ISI를 제거하는 가장 보편적인 기술로 DFE가 있다. 빠른 데이터 송수신을 위해서는 DFE가 효과적으로 ISI를 제거하는 것도 중요하지만 피드백 지연 등을 완화시켜 회로 자체의 최대 동작 주파수도 증가시켜야 한다. 또한, 싱글 엔디드 시그널링에서는 DFE가 ISI뿐만이 아닌 고주파 잡음도 효과적으로 제거하여야 한다. 한편, 데이터 전송 속도가 올라감에 따라 늘어나는 ISI 및 고주파 잡음을 제거하기위한 DFE 구성품의 수가 증가한다. 이는 곧 추가의 전력소모를 야기하므로 고속 동작뿐만 아니라 저전력 동작도 주목할 필요가 있다. 본 논문에서는 ISI와 고주파 잡음을 효과적으로 제거하는 고속 DFE 및 저전력으로 동작하는 DFE의 동작 방식과 이들이 갖고 있는 장단점을 소개한다. Inter-symbol interference (ISI) due to channel bandwidth limitation constrains the maximum data rate in high speed I/O. Decision feedback equalizer (DFE) is known as the most popular technique for removing ISI. To ensure fast data transmission, not only removing ISI but also raising maximum operating frequency of the circuit itself by relaxing feedback delay margin is important. For single-ended signaling, DFE should cancel out both ISI and high frequency noises. Low-power operation is as important as fast operation because required DFE elements increase as the data rate goes up. This paper surveys recent techniques for fast DFE by removing ISI and high frequency noises, and low power DFE and discusses about their merits and limitations.

3차원 메모리 인터페이스를 위한 정보-의존형 버스 구조 구현

정재승(Jae-Seung Jeong),공배선(Bai-Sun Kong) 대한전자공학회 2017 대한전자공학회 학술대회 Vol.2017 No.6

저 전력 SoC를 위한 저 누설전류 특성을 갖는 Self-Timed Current-Mode Logic Family

송진석(Jin-Seok Song),공정택(Jeong-Taek Kong),공배선(Bai-Sun Kong) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.8

본 논문에서는 고속 동작에서 동적 전력 소비와 정적 전력 소비를 동시에 줄일 수 있는 self-timed current-mode Logic(STCML)을 제안한다. 제안된 로직 스타일은 펄스 신호로 가상 접지를 방전하여 로직 게이트의 누설 전류(subthreshold leakage current)를 획기적으로 감소시켰다. 또한, 본 로직은 개선된 self-timing buffer를 사용하여 동적모드 동작 시 발생되는 단락 회로 전류(short-circuit current)를 최소화하였다. 80-nm CMOS 공정을 이용하여 실시한 비교 실험 결과, 제안된 로직스타일은 기존의 대표적인 current-mode logic인 DyCML에 비하여 동일한 시간 지연에서 26 배의 누설 전력 소비를 줄이고 27%의 동적 전력 소비를 줄일 수 있었다. 또한, 대표적인 디지털 로직 스타일인 DCVS와의 비교 결과, 59%의 누설 전력 소비감소 효과가 있었다. This paper introduces a high-speed low-power self-timed current-mode logic (STCML) that reduces both dynamic and leakage power dissipation. STCML significantly reduces the leakage portion of the power consumption using a pulse-mode control for shorting the virtual ground node. The proposed logic style also minimizes the dynamic portion of the power consumption due to short-circuit current by employing an enhanced self-timing buffer. Comparison results using a 80-㎚ CMOS technology show that STCML achieves 26 times reduction on leakage power consumption and 27% reduction on dynamic power consumption as compared to the conventional current-mode logic. They also indicate that up to 59% reduction on leakage power consumption compared to differential cascode voltage switch logic (DCVS).

고속 DRAM을 위한 Duty Cycle 보정 기능을 가진 Analog Synchronous Mirror Delay 회로의 설계

최훈,김주성,장성진,이재구,전영현,공배선,Choi Hoon,Kim Joo-Seong,Jang Seong-Jin,Lee Jae-Goo,Jun Young-Hyun,Kong Bai-Sun 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.9

본 논문에서는 duty cycle-corrected analog synchronous mirror delay(DCC-ASMD)라고 불리는 새로운 구조의 내부 클럭 생성기를 제안한다. 제안된 회로는 임의의 duty ratio를 가진 외부 클럭에 대하여 duty ratio가 $50\%$로 보정된 내부 클럭을 2클럭 주기 만에 생성할 수 있다. 그러므로, 본 내부 클럭 생성기는 double data-rate (DDR) synchronous DRAM (SDRAM)과 같은 듀얼 에지 동기형 시스템(dual edge-triggered system)에 효율적으로 이용될 수 있다. 제안된 기술의 타당성을 평가하기 위하여, $0.35\mu$m CMOS 공정기술을 이용하여 제안된 내부 클럭 생성기를 구현하여 모사실험을 실행하였다. 실험 결과, 제안된 내부 클럭 생성기는, $40\~60$의 duty ratio를 갖는 외부 클럭 신호에 대하여, 50$\%$ duty ratio를 갖는 내부 클럭 신호를 2 클럭 주기 만에 발생시킬 수 있음을 확인하였다. This paper describes a novel internal clock generator, called duty cycle-corrected analog synchronous mirror delay (DCC-ASMD). The proposed circuit is well suited for dual edge-triggered systems such as double data-rate synchronous DRAM since it can achieve clock synchronization within two clock cycles with accurate duty cycle correction. To evaluate the performance of the proposed circuit, DCC-ASMD was designed using a $0.35\mu$m CMOS process technology. Simulation results show that the proposed circuit generates an internal clock having $50\%$ duty ratio within two clock cycles from the external clock having duty ratio range of $40\;\~\;60$.

고성능 저전력 SoC를 위한 Split-precharge Pulse-based Flip-Flop

강성찬(Sung-Chan Kang),정병화(Byung-Hwa Jung),공배선(Bai-Sun Kong) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.11

In this paper. novel high-performance low-power flip-flop called split-precharge pulse-based flip-flop is presented. Split-precharging can minimize the parasitic capacitance of precharge nodes by making output driver transistors driven separately, resulting in high-speed and low power operation. The switching speed is further improved by avoiding the use of stacked transistors for driving the output load. Pulse-based nature of the proposed flip- flop also provides a negative setup time and minimizes the effects of clock skew. The proposed flip-flop was designed using a 0.18 ㎛ CMOS technology, whose comparison results indicate that the flip-flop achieves up to 33% power reduction with 5% speed improvement.